JPH0817848A - Ｍｏｓ型電力装置の製造方法 - Google Patents

Ｍｏｓ型電力装置の製造方法

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JPH0817848A
JPH0817848A JP7155982A JP15598295A JPH0817848A JP H0817848 A JPH0817848 A JP H0817848A JP 7155982 A JP7155982 A JP 7155982A JP 15598295 A JP15598295 A JP 15598295A JP H0817848 A JPH0817848 A JP H0817848A
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layer
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conductivity type
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JP7155982A
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Inventor
Giuseppe Ferla
フェルラ ジュゼッペ
Ferruccio Frisina
フリシーナ フェルッチオ
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STMicroelectronics SRL
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
STMicroelectronics SRL
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
SGS Thomson Microelectronics SRL
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【目的】 寄生トランジスタがトリガされないような構
成を得るに好適なＭＯＳ型電力装置の製造方法を提供せ
んとするものである。 【構成】 MOS 型電力装置の製造に当たり、第１導電型
の少量ドープ半導体材料３の表面に導電性の絶縁ゲート
層10を形成し；半導体層３の表面の選択部分から層10を
選択的に除去し；この層10をマスクとして用いて半導体
層３の選択部分に第２導電型の第１不純物を多量に選択
的にイオン注入し；この第不純物を熱拡散して本体領域
２を形成し；この領域２内に第１導電型の第２不純物を
多量に選択的にイオン注入して層10の両端にほぼ整列さ
れた環状ソース領域７を形成する。第１不純物はピーク
不純物濃度部分が半導体層３の表面から所定距離の箇所
に位置するように所定の高エネルギーでイオン注入し、
且つ、熱拡散は所定の熱供給で行って各領域２が層10の
両端にほぼ整列された第１多量ドープ部分５と、層10の
下側に第１不純物の横方向拡散により形成されチャネル
領域を形成する第２多量ドープ部分６とを具える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳ技術による電力半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ技術による電力装置（例えば電力
ＭＯＳＦＥＴおよびＩＧＢＴのようなＭＯＳ装置）は各
々が電力装置の総合電流の分数値を流すように並列に接
続された複数の単位機能ユニットで構成されている。
【０００３】各単位機能ユニットは、全ての単位機能ユ
ニットに対して共通の反対導電型（Ｎ型）の少量ドープ
半導体層内に形成された一導電型（Ｎチャネル装置に対
してはＰ型）のいわゆる“本体領域”を具える。反対導
電型（Ｎ型）の多量ドープソース領域は本体領域内に形
成する。ソース領域および本体領域自体の縁部間に設け
られた本体領域の部分は、肉薄酸化物層（“ゲート酸化
物”と称される）により被覆されるとともに多結晶珪素
層（“ゲート層”）により被覆されて単位機能ユニット
のチャネル領域を形成する。単位機能ユニットのソース
領域は電力装置のソース電極を構成する同一の金属層に
接触させる。代表的には、本体領域は方形面を有し、電
力装置は方形面単位セルの２次元アレイで形成する。他
の慣例のレイアウトとしては６角面単位セルがある。
【０００４】この際、各単位セルに対しては、ソース領
域、このソース領域の下側の本体領域の部分および少量
ドープ半導体層によりそれぞれ表わされるエミッタ、ベ
ースおよびコレクタを有する寄生縦方向バイポーラトラ
ンジスタ（ＢＪＴ）（Ｎチャネル電力装置の場合にＮＰ
Ｎトランジスタ）が存在する。電力装置を正しく作動さ
せるためには、かかる寄生トランジスタがトリガされる
のを防止するのが極めて重要である。電力ＭＯＳＦＥＴ
の場合には、実際上、寄生トランジスタにより電力装置
のブレークダウン電圧を低下し得るようになる。また、
ＩＧＢＴの場合には、２つの相補寄生バイポーラトラン
ジスタが存在して寄生ＳＣＲを形成し、これによりその
トリガ時に電力装置を破壊し得るようになる。
【０００５】ソース領域および本体領域に関連する寄生
バイポーラトランジスタがトリガされるのを防止するた
めに用いる共通の技術によって各単位セル内の寄生トリ
ガを短絡する。従って、寄生トランジスタのベース−エ
ミッタ接合が短絡される。この状態では、寄生トリガの
ブレークダウン電圧はＢＶCES （エミッタに短絡された
ベースを有するコレクタおよびエミッタ間のブレークダ
ウン電圧）となる。
【０００６】実際上、本体領域は中央多量ドープ領域
（しばしば“ディープ本体領域”と称する）および横方
向少量ドープチャネル領域を具える。ソース領域は環状
を呈し、前記ディープ本体領域をほぼ囲む前記横方向チ
ャネル領域に形成する。また、ソース領域と接触するソ
ース金属層は全部の機能セルの前記ディープ本体領域と
も接触する。
【０００７】かかる半導体装置の慣例の製造方法によれ
ば、 ・電力ＭＯＳＦＥＴの場合にはＮ導電型、またはＩＧＢ
Ｔの場合にはＰ導電型の多量ドープ基板上に第１、例え
ばＮ導電型の少量ドープ半導体層をエピタキシヤル成長
させ、 ・前記Ｎ型層の選択された領域内に多ドーズ量のＰ型ド
ーパントをマスクを介してイオン注入し、かつ拡散して
単位セルのディープ本体領域を形成し、 ・前記Ｎ型層の表面上に肉薄酸化物層を熱成長させ、 ・この肉薄酸化物層上に多結晶珪素層を堆積し、 ・ディープ本体領域を囲む多結晶珪素層を選択的にエッ
チング除去し、 ・多結晶珪素層をマスクとして用いて少ドーズ量のＰ型
ドーパントをイオン注入し、 ・前記Ｐ型ドーパントを拡散して前記肉薄酸化物層の下
側に延在するチャネル領域を形成し、 ・前記ディープ本体領域および前記機能セルのチャネル
領域に多ドーズ量のＮ型ドーパントをマスクを介してイ
オン注入して環状ソース領域を形成し得るようにする。
【０００８】前記ディープ本体領域のドーピングレベル
は本体領域に対する低抵抗金属−半導体接点領域を得る
に好適となるようにする必要があるが、前記チャネル領
域のドーピングレベルは電力装置に必要な閾値電圧に基
づいて調整する。代表的なイオン注入ドーズ量はチャネ
ル領域に対しては１０13−１０14原子／ｃｍ2 の範囲と
し、前記ディープ本体領域に対しては１０15原子／ｃｍ
2 とする。単位セルの種々の領域に対してドーパントを
導入するためには３つの個別のマスクを必要とする。イ
オン注入マスクにあけた前記ディープ本体領域に対する
窓は多結晶珪素層にエッチングによりあけた窓よりも小
さくして、熱処理工程中多量ドープされたディープ本体
領域の横方向拡散によりチャネル領域のドーピングプロ
フィールが変形するのを防止し得るようにする。ソース
領域は、多結晶珪素層にあけた窓の縁部により自己整合
的にイオン注入するが、イオン注入マスクによってディ
ープ本体領域の中間部に未露出表面をさらに設ける必要
がある。
【０００９】
【発明が解決しようとする課題】単位セルでは、ソース
領域は本体領域の少量ドープ部分に充分に延在すること
明らかである。ソース領域の下側のチャネル領域の近く
の本体領域部分は（６００Ω／□の範囲の）比較的高い
シート抵抗を有するため、寄生バイポーラトランジスタ
のベース−エミッタ接合の短絡は左程有効とはならなく
なる。その理由はディープ本体領域からの横方向距離が
増大するからである（実際上、寄生トランジスタのエミ
ッタ−ベース領域間に抵抗が導入され、そのブレークダ
ウン電圧はＢＶCER ′即ち、ベース−エミッタ間に接続
され た抵抗Ｒを有するコレクタ−エミッタ電間のブレ
ークダウン電圧である）。従ってディープ本体領域はソ
ース領域の下側にできるだけ延在させる必要がある。こ
の場合の問題は、製造の熱処理工程中におけるディープ
本体領域のドーパントの横方向拡散のため、チャネル領
域のドーピングプロフィールが変形し、電力装置の閾値
電圧がほとんど制御されなくなる。これがため、現在の
ＭＯＳ型電圧装置では、単位セルのチャネル領域に対し
ソース領域の縁部近くの領域は寄生トランジスタのトリ
ガされることに対して臨界的となる。
【００１０】本発明の目的は上述した問題による悪影響
を殆ど受けない構成を得るに好適なＭＯＳ型電力装置の
製造方法を提供せんとするにある。
【００１１】
【課題を解決するための手段】本発明方法はＭＯＳ型電
力装置を製造するに当たり、（ａ）第１導電型の不純物
少量ドープ半導体材料の表面に導電性の絶縁ゲート層を
形成し、（ｂ）前記半導体材料層の表面の選択された部
分から前記絶縁ゲート層を選択的に除去し、（ｃ）この
絶縁ゲート層をマスクとして用いて前記半導体材料層の
前記選択された部分に第２導電型の第１ドーパントを多
量に所定の高エネルギーで選択的にイオン注入して、そ
のピークドーパント濃度部分が前記半導体材料層の表面
から所定距離の箇所に位置するようにし、（ｄ）イオン
注入された第１ドーパントの熱拡散を前記熱拡散を所定
の熱供給で行って、各本体領域が前記絶縁ゲート層の両
端にほぼ整列された第１の多量ドープ部分と、前記絶縁
ゲート層の下側に前記第１ドーパントの横方向拡散によ
り形成されチャネル領域を形成する第２の多量ドープ部
分とを具える本体領域を形成し、（ｅ）前記本体領域の
前記第１の多量ドープ部分内に前記第１導電型の第２ド
ーパントを多量に選択的にイオン注入して前記絶縁ゲー
ト層の両端にほぼ整列された環状ソース領域を形成する
ようにしたことを特徴とする。
【００１２】
【作用】本発明ＭＯＳ型電力装置の製造方法によれば、
単位セルのソース領域を少量ドープチャネル領域よりも
むしろ本体領域の多量ドープ部分にほぼ完全に含めるよ
うにする。従って、各機能セルのソース領域およびその
下側の多量ドープ本体領域によりそれぞれ表わされるエ
ミッタおよびベースを有する寄生縦方向ＢＪＴのベース
直列抵抗は無視し得るようになる。さらにこの特性は、
イオン注入エネルギーを調整することにより、本体領域
の多量ドープ部分のドーパント濃度はそのピークが半導
体層の表面よりもむしろソース領域の下側に位置し得る
ようになる。これがため、寄生ＢＪＴのベース直列抵抗
がさらに減少して、ＢＪＴのベース／エミッタ接合が機
能セルのソース領域の表面および本体領域の多量ドープ
部分の表面と接触するソース金属電極によって外部的に
だけでなく内部的に有効に短絡されるようになる。
【００１３】機能セルの閾値電圧、即ち、チャネル領域
のドーピングレベルは、本体領域のイオン注入ドーズ量
およびエネルギー並びに熱拡散処理（熱供給）の温度お
よび長さを制御することによって調整することができ
る。
【００１４】これがため、本発明ＭＯＳ型電力装置の製
造方法によって慣例の半導体装置の製造方法よりも使用
するマスクの数を減少させることができる。
【００１５】
【実施例】ＭＯＳ型電力装置、特に電力ＭＯＳＦＥＴの
断面を図１に示す。この電力ＭＯＳＦＥＴは各々が多量
ドープＮ型（“Ｎ＋”）基板４上に成長された少量ドー
プＮ型（“Ｎ−”）エピタキシヤル層３内に形成された
Ｐ型本体領域２を具える複数の単位機能ユニット１で構
成する。かかる単位機能ユニットは例えば方形面単位セ
ルによって表わす。
【００１６】各単位セル１のＰ型本体領域２は第１の多
量ドープ（“Ｐ＋”）領域５および単位セル１のチャネ
ル領域を形成する第２の一層少量にドープされた（“Ｐ
−”）横方向部分６を具える。
【００１７】また、各セル１は本体領域２の多量ドープ
部分５に形成され、中央部に孔を有する環状のＮ＋ソー
ス領域７を具える。
【００１８】肉薄ゲート酸化物層９上に重畳された多結
晶珪素ゲート層１０を具える絶縁ゲート層は隣接する単
位セル１間に延在するとともにこれにより本体領域２の
チャネル領域６の表面を被覆する。本体領域２の多量ド
ープ部分５およびソース領域７は双方とも絶縁ゲート層
の縁部にほぼ整列されている。
【００１９】絶縁ゲート層はいわゆる“PVapox”のよう
な絶縁層１１によって被覆され、この絶縁層にはそのソ
ース領域７および本体領域２の多量ドープ部分５の上方
に接点窓１２をあけて重畳金属層１３によりこれら領域
への接触を行い得るようにする。同様に、この金属層１
３は単位セルの全部と接触するとともに電力ＭＯＳＦＥ
Ｔのソース電極を構成する。また、ドレイン電極Ｄは基
板４の底面を金属層１４により被覆することによって形
成する。
【００２０】図８および９は種々の異なるセル領域のド
ーパント濃度プロフィールを示す。即ち、ＮａおよびＮ
ｄはそれぞれアクセプタ（Ｐ型領域）ドーパントおよび
ドナー（Ｎ型領域）ドーパントの濃度を表わす。さらに
正確には、図８は図１のＸ軸の方向に沿う理想的な断面
を示し、図９はＸ軸の方向に沿う（即ち、セルのチャネ
ルに沿う）理想的な断面を示す。
【００２１】ソース理想的な７が殆ど完全に本体領域２
の多量ドープ部分５内に位置するため、ソース領域７お
よび本体領域２の下側部分によって表わされるエミッタ
およびベースを有する寄生縦方向ＢＪＴのベース直列抵
抗はソース領域の外縁部近くにおいても無視することが
できる。従って、かかる寄生ＢＪＴのベース／エミッタ
接合は金属層１３により有効に短絡されてこの寄生トラ
ンジスタがトリガされるのを防止する。これがため、電
力ＭＯＳＦＥＴのブレークダウン電圧は減少しない。
【００２２】本発明ＭＯＳ型電力装置の製造方法は多量
ドープＮ型基板４上に少量ドープＮ型層３をエピタキシ
ヤル成長ことから出発した。次いで、Ｎ−層３の表面を
肉薄ゲート酸化物層９（例えば、熱成長）により被覆
し、その上に多結晶珪素ゲート層１０を（例えば、堆積
により）形成する。斯様にして、絶縁ゲート層を形成す
る（図２）。
【００２３】次に、肉薄ゲート酸化物層９の表面から多
結晶珪素層１０を選択的に除去する。この工程は、既知
のように、絶縁ゲート層にフォトレジスト２０を被覆
し、これを、フォトレジスト材料に関し多結晶珪素に対
し著しく選択的なエッチング材の作用にさらす必要のあ
る絶縁ゲート層の区域から除去することにより行う（図
３）。この工程で肉薄ゲート酸化物層９が多結晶珪素層
１０とともに選択的に除去される場合には何らの変化も
生じない。
【００２４】次いで、多ドーズ量のＰ型ドーパント（例
えば硼素）を高エネルギーでＮ型層２内に選択的にイオ
ン注入し、この際、絶縁ゲート層（および、所望に応
じ、重畳されたフォトレジスト２０）は注入されたドー
パントイオンに対するマスクとして用いる。高イオン注
入エネルギーのため、注入されたイオンの分布のピーク
はイオン注入エネルギーに依存し、Ｎ型層２の表面から
所定距離の箇所に位置するようなＰ型領域２１が得られ
る。一例として、ドーパントイオンは１００乃至２００
ｋｅＶのエネルギーで１０14−１０15原子／ｃｍ2 のド
ーズ量で注入を行う。さらに、絶縁ゲート層をマスクと
して用いるため、Ｐ型領域２１は絶縁ゲート層の縁部に
より横方向に自己整合されるようになる（図４および
７）。
【００２５】次に、注入イオンを熱処理により拡散す
る。即ち、熱処理の温度および時間（即ち、いわゆる
“熱供給”）によって拡散の実体を決めるようにする。
注入イオンの縦方向拡散によって多量ドープＰ型領域５
を形成することができ、注入イオンの横方向拡散によっ
て絶縁ゲート層の下側に少量ドープチャネル領域６を形
成する（図５）。ドーズ量およびエネルギーを上述した
ように定めることにより、好適な熱供給は１０５０−１
１００℃の範囲で０．５−２時間に亘って行う。従って
０．５−１μｍのチャネル長さを得ることができる。
【００２６】次いで、多ドーズ量のＮ型ドーパントを例
えばイオン注入により多量ドープ領域５内に選択的に導
入する。この際絶縁ゲート層により部分的にイオン注入
マスクを施すが、領域５の中央部にフォトレジストの島
２２を設け、金属層と接触する領域５の中央部にイオン
が注入されるのを防止する（図６）。
【００２７】ドーパント拡散後、絶縁ゲート層と自己整
合され、且つ多量ドープ量５に対しほぼ内方に位置する
環状ソース領域７を形成する。次いで、多結晶珪素層１
０によって被覆されない肉薄ゲート酸化物層９の部分を
除去する。絶縁ゲート層上には絶縁層１１を形成し、且
つこの絶縁層を選択的に除去して単位セル１上に接点窓
１２をあける。
【００２８】絶縁層１１を金属層１３により被覆し、こ
の金属層１３を単位セル１全部のソース領域７および多
量ドープ領域５に接触させる。また、Ｎ＋基板４の底面
には金属層１４をも形成する。 本発明ＭＯＳ型電力装
置の製造方法はＩＧＢＴの製造にも良好に適用させるこ
とができ、この場合には基板の導電型を相違させるだけ
である。
【００２９】さらに、本発明ＭＯＳ型電力装置の製造方
法は上述したように方形面単位セルのアレイより成るＭ
ＯＳ技術による電力装置に限定されるものではなく、本
体領域を一方の寸法が他方の寸法よりも著しく大きな細
長細条とし、ソース領域が本体領域と同一方向に延在す
る２つの領域および複数の横方向領域を具える複数の単
位機能ユニットより成る高密度装置に適用することがで
きる。かかる装置は係属中のヨーロッパ特許出願第９４
８３０２８８．０号に記載されている。
【図面の簡単な説明】
【図１】本発明ＭＯＳ技術による電力装置の製造方法に
より得られるＭＯＳ型電力装置の構成を示す断面図であ
る。
【図２】本発明ＭＯＳ型電力装置の製造方法の中間製造
工程で得られるＭＯＳ型電力装置の構成を示す断面図で
ある。
【図３】本発明ＭＯＳ型電力装置の製造方法の中間製造
工程で得られるＭＯＳ型電力装置の構成を示す断面図で
ある。
【図４】本発明ＭＯＳ型電力装置の製造方法の中間製造
工程で得られるＭＯＳ型電力装置の構成を示す断面図で
ある。
【図５】本発明ＭＯＳ型電力装置の製造方法の中間製造
工程で得られるＭＯＳ型電力装置の構成を示す断面図で
ある。
【図６】本発明ＭＯＳ型電力装置の製造方法の中間製造
工程で得られるＭＯＳ型電力装置の構成を示す断面図で
ある。
【図７】図４のＺ軸の方向に沿うドーパント濃度プロフ
ィールを示す説明図である。
【図８】図１のＺ軸の方向に沿うドーパント濃度プロフ
ィールを示す説明図である。
【図９】図１のＸ軸の方向に沿うドーパント濃度プロフ
ィールを示す説明図である。
【符号の説明】
１ 単位機能ユニット（セル） ２ Ｐ型本体領域 ３ Ｎ型エピタキシヤル層 ４ Ｎ型基板 ５ 多量ドープ部分 ６ 少量ドープ部分 ７ Ｎ＋ソース領域 ９ 肉薄ゲート酸化物層 １０ 多結晶珪素ゲート層 １１ 絶縁層 １２ 接点窓 １３ 重畳金属層 １４ 金属層 ２０ フォトレジスト ２１ Ｐ型領域 ２２ フォトレジストの島
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 ジュゼッペ フェルラ イタリア国 95126 カターニア ヴィア アシカステーロ 12 (72)発明者 フェルッチオ フリシーナ イタリア国 カターニア 95030 サント アガタ リ バッチアティ ヴィア ト レ トーリ（番地なし)

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳ型電力装置を製造するに当たり、 （ａ）第１導電型の不純物少量ドープ半導体材料（３）
    の表面に導電性の絶縁ゲート層（１０）を形成し、 （ｂ）前記半導体材料層（３）の表面の選択された部分
    から前記絶縁ゲート層（１０）を選択的に除去し、 （ｃ）この絶縁ゲート層（１０）をマスクとして用いて
    前記半導体材料層（３）の前記選択された部分に第２導
    電型の第１ドーパントを多量に選択的にイオン注入し、 （ｄ）イオン注入された第１ドーパントの熱拡散を行っ
    て本体領域（２）を形成し、 （ｅ）前記本体領域（２）内に前記第１導電型の第２ド
    ーパントを多量に選択的にイオン注入して前記絶縁ゲー
    ト層（１０）の両端にほぼ整列された環状ソース領域
    （７）を形成するようにしたＭＯＳ型電力装置の製造方
    法において、前記第１ドーパントは、そのピークドーパ
    ント濃度部分が前記半導体材料層（３）の表面から所定
    距離の箇所に位置するような所定の高エネルギーでイオ
    ン注入し、且つ、前記熱拡散を所定の熱供給で行って、
    各本体領域（２）が前記絶縁ゲート層（１０）の両端に
    ほぼ整列された第１の多量ドープ部分（５）と、前記絶
    縁ゲート層の下側に前記第１ドーパントの横方向拡散に
    より形成されチャネル領域を形成する第２の多量ドープ
    部分（６）とを具えることを特徴とするＭＯＳ型電力装
    置の製造方法。
  2. 【請求項２】 前記第１ドーパントは１０14乃至１０15
    原子／ｃｍ2 のドーズ量で、且つ１００乃至２００ｋｅ
    Ｖのエネルギーでイオン注入し、前記所定の熱供給によ
    って電力装置を０．５乃至２時間に亘って１０５０乃至
    １１５０℃の温度に曝すようにしたことを特徴とする請
    求項１に記載のＭＯＳ型電力装置の製造方法。
  3. 【請求項３】 請求項１に記載のＭＯＳ型電力装置の製
    造方法において、 （ｆ）前記絶縁ゲート層（１０）および前記半導体材料
    層（３）の前記選択部分に絶縁材料層（１１）を被覆
    し、 （ｇ）前記半導体材料層（３）の表面の前記選択部分上
    の絶縁材料層（１１）に接点窓（１２）をあけ、 （ｈ）前記絶縁材料層（１１）に導電性の絶縁層（１
    ３）を被覆するようにしたことを特徴とするＭＯＳ型電
    力装置の製造方法。
  4. 【請求項４】 前記絶縁ゲート層（１０）は、前記半導
    体材料層（３）の表面に肉薄酸化物層（９）を成長させ
    るとともにこの肉薄酸化物層（９）に他の導電性の材料
    層（１０）を被覆するようにしたことを特徴とする請求
    項１に記載のＭＯＳ型電力装置の製造方法。
  5. 【請求項５】 前記他の導電性の材料層（１０）は多結
    晶珪素層を具えることを特徴とする請求項４に記載のＭ
    ＯＳ型電力装置の製造方法。
  6. 【請求項６】 前記半導体材料層（３）は多量ドープ半
    導体材料基板（４）上に成長させたエピタキシヤル成長
    層とすることを特徴とする請求項１に記載のＭＯＳ型電
    力装置の製造方法。
  7. 【請求項７】 前記半導体材料層（４）は、これに第１
    導電型を呈する不純物をドープして電力装置を電力ＭＯ
    ＳＦＥＴとすることを特徴とする請求項６に記載のＭＯ
    Ｓ型電力装置の製造方法。
  8. 【請求項８】 前記半導体材料基板（４）は、これに第
    ２導電型を呈する不純物をドープして電力装置をＩＧＢ
    Ｔとすることを特徴とする請求項６に記載のＭＯＳ型電
    力装置の製造方法。
  9. 【請求項９】 前記第１導電型をＮ型とし、前記第２導
    電型をＰ型とすることを特徴とする請求項１〜８の何れ
    かの項に記載のＭＯＳ型電力装置の製造方法。
  10. 【請求項１０】 前記第１導電型をＰ型とし、前記第２
    導電型をＮ型とすることを特徴とする請求項１〜８の何
    れかの項に記載のＭＯＳ型電力装置の製造方法。
  11. 【請求項１１】 第１導電型の少量ドープ半導体材料層
    （３）を具え、この半導体材料層（３）に複数の単位機
    能ユニット（１）を形成し、各単位機能ユニット（１）
    は第１導電型の多量ドープソース領域（７）が形成され
    る第２導電型の本体領域（２）を具え、各本体領域
    （２）は中央多量ドープ領域（５）および縦方向少量ド
    ープ領域（６）を具え、前記本体領域（２）の前記縦方
    向少量ドープ領域（６）を絶縁ゲート層（１０）により
    被覆して前記単位機能ユニットのチャネル領域を形成
    し、前記本体領域（２）の前記多量ドープ領域（５）を
    前記絶縁ゲート層（１０）の縁部にほぼ整列させたＭＯ
    Ｓ型電力装置を製造するに当たり、前記本体領域（２）
    の前記中央多量ドープ領域（５）および前記縦方向少量
    ドープ領域（６）は、特定のドーププロフィールを有す
    るとともに前記ソース領域（７）の下側に位置するピー
    クドーパント濃度を有する同一のドープ半導体領域
    （２）の異なるドーパント濃度を有する部分とし、この
    ソース領域（７）を前記中央多量ドープ領域（５）内に
    ほぼ位置するようにしたことを特徴とするＭＯＳ型電力
    装置。
  12. 【請求項１２】 前記少量ドープ半導体材料層（３）を
    前記多量ドープ半導体材料基板（４）上に重合わせるよ
    うにしたことを特徴とする請求項１１に記載のＭＯＳ型
    電力装置。
  13. 【請求項１３】 前記半導体材料基板（４）を第１導電
    型とするとともに前記電力装置を電力ＭＯＳＦＥＴとす
    ることを特徴とする請求項１２に記載のＭＯＳ型電力装
    置。
  14. 【請求項１４】 前記半導体材料基板（４）を第２導電
    型とするとともに前記電力装置をＩＧＢＴとすることを
    特徴とする請求項１２に記載のＭＯＳ型電力装置。
  15. 【請求項１５】 前記第１導電型をＮ型とし、前記第２
    導電型をＰ型とすることを特徴とする請求項１１〜１４
    の何れかの項に記載のＭＯＳ型電力装置。
  16. 【請求項１６】 前記第１導電型をＰ型とし、前記第２
    導電型をＮ型とすることを特徴とする請求項１１〜１４
    の何れかの項に記載のＭＯＳ型電力装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4435847B2 (ja) * 2007-01-16 2010-03-24 パナソニック株式会社 半導体装置およびその製造方法
JP2015008328A (ja) * 2014-09-09 2015-01-15 株式会社東芝 半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008092A (en) * 1996-02-12 1999-12-28 International Rectifier Corporation Short channel IGBT with improved forward voltage drop and improved switching power loss
US5872374A (en) * 1996-03-29 1999-02-16 Motorola, Inc. Vertical semiconductor device
US5940689A (en) * 1997-06-30 1999-08-17 Harris Corporation Method of fabricating UMOS semiconductor devices using a self-aligned, reduced mask process
FR2767964B1 (fr) * 1997-09-04 2001-06-08 St Microelectronics Sa Procede de realisation de la zone de canal d'un transistor dmos
US6492232B1 (en) 1998-06-15 2002-12-10 Motorola, Inc. Method of manufacturing vertical semiconductor device
EP0993033A1 (en) 1998-10-06 2000-04-12 STMicroelectronics S.r.l. Gate insulating structure for power devices, and related manufacturing process
US6207508B1 (en) * 1999-08-03 2001-03-27 Stmicroelectronics, Inc. Method for fabricating a radio frequency power MOSFET device having improved performance characteristics
US7701001B2 (en) * 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
CN101630683B (zh) * 2008-07-15 2011-03-23 中芯国际集成电路制造(上海)有限公司 集成静电放电器件
JP2011086643A (ja) * 2009-10-13 2011-04-28 Panasonic Corp 不純物注入方法及びイオン注入装置
US9337270B2 (en) * 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor device
US9337185B2 (en) * 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor devices
TWI655746B (zh) * 2015-05-08 2019-04-01 創意電子股份有限公司 二極體與二極體串電路
CN111785784B (zh) * 2020-07-20 2025-10-28 杭州奥罗拉半导体有限公司 功率半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0334468A (ja) * 1989-06-30 1991-02-14 Hitachi Ltd 絶縁ゲート型電界効果半導体装置及び製造法
JPH03214740A (ja) * 1990-01-19 1991-09-19 Nec Corp 縦型ｍｏｓ電界効果トランジスタの製造方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3319311A (en) * 1963-05-24 1967-05-16 Ibm Semiconductor devices and their fabrication
US3461360A (en) * 1965-06-30 1969-08-12 Ibm Semiconductor devices with cup-shaped regions
GB1316555A (ja) * 1969-08-12 1973-05-09
US3764396A (en) * 1969-09-18 1973-10-09 Kogyo Gijutsuin Transistors and production thereof
US3821776A (en) * 1970-12-28 1974-06-28 Kogyo Gijutsuin Diffusion self aligned mosfet with pinch off isolation
US3845495A (en) * 1971-09-23 1974-10-29 Signetics Corp High voltage, high frequency double diffused metal oxide semiconductor device
JPS4914391A (ja) * 1972-05-22 1974-02-07
US4001860A (en) * 1973-11-12 1977-01-04 Signetics Corporation Double diffused metal oxide semiconductor structure with isolated source and drain and method
US3909320A (en) * 1973-12-26 1975-09-30 Signetics Corp Method for forming MOS structure using double diffusion
US3986903A (en) * 1974-03-13 1976-10-19 Intel Corporation Mosfet transistor and method of fabrication
JPS5148981A (ja) * 1974-10-25 1976-04-27 Nippon Electric Co Zetsuengeetogatadenkaikokahandotaisochi
JPS6027191B2 (ja) * 1975-05-15 1985-06-27 ソニー株式会社 絶縁ゲ−ト形電界効果トランジスタ
JPS5254885A (en) * 1975-10-29 1977-05-04 Kikai Shinko Kyokai System for exchanging the information between earth and vehic les in traffic facility
JPS52106688A (en) * 1976-03-05 1977-09-07 Nec Corp Field-effect transistor
JPS5366181A (en) * 1976-11-26 1978-06-13 Hitachi Ltd High dielectric strength mis type transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
DE2703877C2 (de) * 1977-01-31 1982-06-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung
US4142197A (en) * 1977-04-14 1979-02-27 Rca Corp. Drain extensions for closed COS/MOS logic devices
JPS5846863B2 (ja) * 1977-08-25 1983-10-19 松下電器産業株式会社 半導体集積回路装置
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
US4345265A (en) * 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
CA1155969A (en) * 1980-09-26 1983-10-25 Clement A.T. Salama Field effect transistor device and method of production thereof
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4454523A (en) * 1981-03-30 1984-06-12 Siliconix Incorporated High voltage field effect transistor
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
US4798810A (en) * 1986-03-10 1989-01-17 Siliconix Incorporated Method for manufacturing a power MOS transistor
US4716126A (en) * 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
US4794436A (en) * 1986-11-10 1988-12-27 Siliconix Incorporated High voltage drifted-drain MOS transistor
DE3642832A1 (de) * 1986-12-16 1988-06-30 Hoechst Ag Verfahren zur herstellung von aminopyrimidinen
US4952992A (en) * 1987-08-18 1990-08-28 Siliconix Incorporated Method and apparatus for improving the on-voltage characteristics of a semiconductor device
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
JPH0828506B2 (ja) * 1988-11-07 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JPH02239670A (ja) * 1989-03-14 1990-09-21 Fujitsu Ltd 半導体装置
JPH02312280A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
TW399774U (en) * 1989-07-03 2000-07-21 Gen Electric FET, IGBT and MCT structures to enhance operating characteristics
EP0481153B1 (en) * 1990-10-16 1997-02-12 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Process for the accomplishment of power MOS transistors with vertical current flow

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0334468A (ja) * 1989-06-30 1991-02-14 Hitachi Ltd 絶縁ゲート型電界効果半導体装置及び製造法
JPH03214740A (ja) * 1990-01-19 1991-09-19 Nec Corp 縦型ｍｏｓ電界効果トランジスタの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4435847B2 (ja) * 2007-01-16 2010-03-24 パナソニック株式会社 半導体装置およびその製造方法
JPWO2008087763A1 (ja) * 2007-01-16 2010-05-06 パナソニック株式会社 半導体装置およびその製造方法
US7981817B2 (en) 2007-01-16 2011-07-19 Panasonic Corporation Method for manufacturing semiconductor device using multiple ion implantation masks
JP2015008328A (ja) * 2014-09-09 2015-01-15 株式会社東芝 半導体装置

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EP0689238A1 (en) 1995-12-27

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