JPH02271656A - 多層化マイクロ波集積回路 - Google Patents
多層化マイクロ波集積回路Info
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- JPH02271656A JPH02271656A JP1093784A JP9378489A JPH02271656A JP H02271656 A JPH02271656 A JP H02271656A JP 1093784 A JP1093784 A JP 1093784A JP 9378489 A JP9378489 A JP 9378489A JP H02271656 A JPH02271656 A JP H02271656A
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- circuits
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
- H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多層化マイクロ波集積回路に関するものであ
る。
る。
第１）図は例えば古用靜二部編著、「ＳＯ工溝構造形成
技術、産業図書ＩＰ、１９３〜Ｐ、１９６に示された低
周波用の多層化集積回路の一例の断面図であり、 （Ｉ
ａ）はシリコンで成る下部層半導体基板。
技術、産業図書ＩＰ、１９３〜Ｐ、１９６に示された低
周波用の多層化集積回路の一例の断面図であり、 （Ｉ
ａ）はシリコンで成る下部層半導体基板。
（１ｂ）はシリコンでなる下部層半導体基板、 （２ａ
）は下部層半導体基板（１ａ）上に形成された上部層回
路、 （２ｂ）は下部層半導体基板（１ｂ）上に形成さ
れた下部層回路である。上部層回路（２ａ）及び下部層
回路（２ｂ）はそれぞれ電解効果トランジスタ（ｐＥＴ
と称す）等の能動同格素子と、抵抗やコンデンサ等の受
動回路素子及び線路とから構成される。また、（３）は
積層された下部層回路（２ａ）と下部層回路（２ｂ）
ｔ−絶縁するポリイミドを用い次絶縁体層、（４）は積
層された状態で機能を持つよう下部層回路（２ａ）と下
部層回路（２ｂ）の所定の個所を電気的に導通させるよ
う設けた接続線である。
）は下部層半導体基板（１ａ）上に形成された上部層回
路、 （２ｂ）は下部層半導体基板（１ｂ）上に形成さ
れた下部層回路である。上部層回路（２ａ）及び下部層
回路（２ｂ）はそれぞれ電解効果トランジスタ（ｐＥＴ
と称す）等の能動同格素子と、抵抗やコンデンサ等の受
動回路素子及び線路とから構成される。また、（３）は
積層された下部層回路（２ａ）と下部層回路（２ｂ）
ｔ−絶縁するポリイミドを用い次絶縁体層、（４）は積
層された状態で機能を持つよう下部層回路（２ａ）と下
部層回路（２ｂ）の所定の個所を電気的に導通させるよ
う設けた接続線である。
以上のように従来の多層化集積回路は下部層回路（２ａ
）と下部層回路（２ｂ）が向かい合うよう積層され２両
回路の電気的な分離は絶縁体ＮＩｔ３１のみで行なわれ
ている。また、十分周波数の低い低周波帯で動作させた
場合には、波長に対して回路構成物が小さく結合が小さ
いため下部層回路（２ａ）と下部層回路（２ｂ）との不
必要な電気的干渉は無く９両回路は接続線（４）により
接続されているので。
）と下部層回路（２ｂ）が向かい合うよう積層され２両
回路の電気的な分離は絶縁体ＮＩｔ３１のみで行なわれ
ている。また、十分周波数の低い低周波帯で動作させた
場合には、波長に対して回路構成物が小さく結合が小さ
いため下部層回路（２ａ）と下部層回路（２ｂ）との不
必要な電気的干渉は無く９両回路は接続線（４）により
接続されているので。
全体でＷｒ望の動作を行なう。
従来の多層化集積回路は以上のように構成されているの
で、マイクロ波帯のような高周波帯で使用すると波長が
短いために結合量が増加し下部層回路と下部層回路の電
気的干渉が発生するという問題点があった。
で、マイクロ波帯のような高周波帯で使用すると波長が
短いために結合量が増加し下部層回路と下部層回路の電
気的干渉が発生するという問題点があった。
この発明はこのような問題点を解消するためになされた
もので、マイクロ仮借での使用において下部層回路と下
部層回路の不必要な電気的干渉が無い、多層化マイクロ
波集積回路を得ることを目的とする。
もので、マイクロ仮借での使用において下部層回路と下
部層回路の不必要な電気的干渉が無い、多層化マイクロ
波集積回路を得ることを目的とする。
この発明における多層化マイクロ波集積回路は一方の面
上に回路が形成された複数個の半導体基板を上記半導体
基板の回路の少なくとも接地部以外の部分とは絶縁され
た状態で接地され几導体層を挾んで積層したものである
。
上に回路が形成された複数個の半導体基板を上記半導体
基板の回路の少なくとも接地部以外の部分とは絶縁され
た状態で接地され几導体層を挾んで積層したものである
。
この発明における多層化マイクロ波集積回路は。
接地した導体層が電磁界を避へいするため、下部層回路
と下部層回路との電気的干渉が無くなる。
と下部層回路との電気的干渉が無くなる。
以下、この発明の実施例を図について説明する。
第１図は、この発明の多層化マイクロ波集ａ回路を示す
断面図であり、半導体基板の回路が形成されている面を
それぞれ外側にして積層した場合を示している。（１ａ
）は下部層半導体基板、 （ｌｂ）は下部層半導体基板
、 （２ａ）は下部層半導体基板（１ａ）上に形成され
た下部層回路、 （２ｂ）は下部層半導体基板（１ｂ）
上に形成された下部層回路、（４）は下部層回路（２ａ
）と下部層回路（２ｂ）の所定個所を結合させる接続線
、 （５ａ）（５ｂ）は回路素子、 （６ａ）（６ｂ）
は導体よ構成る線路、（７）は下部層半導体基板（１ａ
）と下部層半導体基板（１ｂ）に挾まれて配置され、接
地された導体層である。なお、接続線（４）は回路のグ
ランド部を接続するもの以外は導体層（７）と絶縁され
ている。
断面図であり、半導体基板の回路が形成されている面を
それぞれ外側にして積層した場合を示している。（１ａ
）は下部層半導体基板、 （ｌｂ）は下部層半導体基板
、 （２ａ）は下部層半導体基板（１ａ）上に形成され
た下部層回路、 （２ｂ）は下部層半導体基板（１ｂ）
上に形成された下部層回路、（４）は下部層回路（２ａ
）と下部層回路（２ｂ）の所定個所を結合させる接続線
、 （５ａ）（５ｂ）は回路素子、 （６ａ）（６ｂ）
は導体よ構成る線路、（７）は下部層半導体基板（１ａ
）と下部層半導体基板（１ｂ）に挾まれて配置され、接
地された導体層である。なお、接続線（４）は回路のグ
ランド部を接続するもの以外は導体層（７）と絶縁され
ている。
このようにＭ床された多層化マイクロ波集積回路ではマ
イクロ波帯で動作させた場合にも上部層ＩｇＪ路（２ａ
）を苑れる電流による電磁界と下部層回路（２ｂ）を流
れる電流による電磁界は、それぞれの回路と接地された
導体層（７）との間で生じるため・下部層回路（２ａ）
と下部層回路（２ｂ）との電気的干渉は無く、下部層回
路（２ａ）と下部層回路（２ｂ）は接続線（４）により
所定の個所で結合がとられているため、全体として所望
の動作をする。なお・上記接続線（４）は下部層回路（
２ａ）と下部層回路（２ｂ）との間の電気的干渉が主じ
難い部位、または、！気的干渉の影響が少ない部位に設
けられているので、動作に支障はない。また、この発明
の多層化マイクロ波集積回路では下部層回路（２ａ）と
下部層回路（２ｂ）のそれぞれの線路と導体層（７）と
によりマイクロストリップ線路が構成されるため、従来
のモノリシックマイクロ波集槓回路設計法がそのまま適
用できる。
イクロ波帯で動作させた場合にも上部層ＩｇＪ路（２ａ
）を苑れる電流による電磁界と下部層回路（２ｂ）を流
れる電流による電磁界は、それぞれの回路と接地された
導体層（７）との間で生じるため・下部層回路（２ａ）
と下部層回路（２ｂ）との電気的干渉は無く、下部層回
路（２ａ）と下部層回路（２ｂ）は接続線（４）により
所定の個所で結合がとられているため、全体として所望
の動作をする。なお・上記接続線（４）は下部層回路（
２ａ）と下部層回路（２ｂ）との間の電気的干渉が主じ
難い部位、または、！気的干渉の影響が少ない部位に設
けられているので、動作に支障はない。また、この発明
の多層化マイクロ波集積回路では下部層回路（２ａ）と
下部層回路（２ｂ）のそれぞれの線路と導体層（７）と
によりマイクロストリップ線路が構成されるため、従来
のモノリシックマイクロ波集槓回路設計法がそのまま適
用できる。
第２図はこの発明の他の実施例を示す断面図でおり、下
部層回路（２ａ）または下部層回路（２ｂ）中に高出力
増幅器等の高出力能動回路素子を含む場合を示す。第２
図において、 （６ｂ１）は下部層回路（２ｂ）中のグ
ランドとなる細路、（８）は高出力能動回路素子、（９
）は導体層（７）とグランドとなる線路（６ｂ、）とを
接続する熱抵抗の小さい導体層である。
部層回路（２ａ）または下部層回路（２ｂ）中に高出力
増幅器等の高出力能動回路素子を含む場合を示す。第２
図において、 （６ｂ１）は下部層回路（２ｂ）中のグ
ランドとなる細路、（８）は高出力能動回路素子、（９
）は導体層（７）とグランドとなる線路（６ｂ、）とを
接続する熱抵抗の小さい導体層である。
なお、他は第１図に示した実施例と同様である。
また、第３図は第２図に示した多層化マイクロ波集積回
路の実装状態を示す断面図であり、バツケ−ジαＯは導
体より成るグランドとなるベースσυ。
路の実装状態を示す断面図であり、バツケ−ジαＯは導
体より成るグランドとなるベースσυ。
ベースａυに設けられた入出力端子α２と接続された導
体部α３をそなえたセラミックよ構成る側板０→。
体部α３をそなえたセラミックよ構成る側板０→。
蓋α９から構成されておシ、多層化マイクロ波集積回路
αｅに、その入出力端子がそれぞれ上記導体部ａ３と接
続され、下部層回路（２ｂ）中のグランドとなる線路（
６ｂ ）、 （６ｂ２）部がベースｉＩ］）に接するよ
う実装されている。多層化マイクロ波集積回路は上記の
ように実装されるため導体層（９）は導体層（７）を接
地させる。また導体層＋９１）に設けることにより回路
を動作させた時に高出力能動回路素子で発生する熱を導
体／１ｍ （７１→導体塊（９）→線路（ｓｂ 、 ）
→ベースａυの熱抵抗の小さい経路で効率よくヒートシ
ンクとなるベースａυへ放熱することができ、高出力能
動回路素子を含む多層化マイクロ波集積回路を安定に動
作させられる。なお、上記導体層（９）は導体層（７）
と同様に接地されているため、電気的干渉に対する影響
はない。また、第４図は第２図に示す実施例における放
熱効果を更に高める場合の一実施例を示す断面図であシ
、導体塊（９）を導体層（７）から下部層半導体基板（
１ａ）内へ拡張し、高出力能動回路素子（８）の近傍に
及ぶようにしたものを示す。なお、高出力能動回路素子
（８）がＦＥＴの場合にはＩＴのソース端子と導体層（
９）とを直接接触させて放熱を良くすることも可能であ
る。また、上記実施例では導体層（９）と導体層（７）
とを接続して導通させ、導体層（９）に導体層（７）の
接地の役割もさせる場合について示したが、導体層（７
）の接地は別途性ない、導体層を導体層（７）に接続し
ない場合も同様の効果が得られる。
αｅに、その入出力端子がそれぞれ上記導体部ａ３と接
続され、下部層回路（２ｂ）中のグランドとなる線路（
６ｂ ）、 （６ｂ２）部がベースｉＩ］）に接するよ
う実装されている。多層化マイクロ波集積回路は上記の
ように実装されるため導体層（９）は導体層（７）を接
地させる。また導体層＋９１）に設けることにより回路
を動作させた時に高出力能動回路素子で発生する熱を導
体／１ｍ （７１→導体塊（９）→線路（ｓｂ 、 ）
→ベースａυの熱抵抗の小さい経路で効率よくヒートシ
ンクとなるベースａυへ放熱することができ、高出力能
動回路素子を含む多層化マイクロ波集積回路を安定に動
作させられる。なお、上記導体層（９）は導体層（７）
と同様に接地されているため、電気的干渉に対する影響
はない。また、第４図は第２図に示す実施例における放
熱効果を更に高める場合の一実施例を示す断面図であシ
、導体塊（９）を導体層（７）から下部層半導体基板（
１ａ）内へ拡張し、高出力能動回路素子（８）の近傍に
及ぶようにしたものを示す。なお、高出力能動回路素子
（８）がＦＥＴの場合にはＩＴのソース端子と導体層（
９）とを直接接触させて放熱を良くすることも可能であ
る。また、上記実施例では導体層（９）と導体層（７）
とを接続して導通させ、導体層（９）に導体層（７）の
接地の役割もさせる場合について示したが、導体層（７
）の接地は別途性ない、導体層を導体層（７）に接続し
ない場合も同様の効果が得られる。
また、第５図はこの発明の他の実施例を示す断面図であ
シ、下部ｊ−半導体基板（１ｂ）では下部層回路（２ｂ
）を導体層（７）側にし、下部層（ロ）路（２ｂ）と導
体層（７）の間に絶縁体層−を依んで積層した場合を示
している。図において、（Ｉ８は下部層半導体基板（１
ｂ〕の回路を形成しない面に設は友接地用の導体パター
ンであり、前述の第３図に示したと同様に多層化マイク
ロ波集積回路を実装する場合等に導体層（７）に接続さ
れる導線α！Ｊを介して導体層（７）全容易に接地する
役割を果たす。なお、他は第１図と同一の物を示す。上
記実施例においても接地された導体層（７）により上部
層回路（２ａ）と下部層回路（２ｂ）との電気的干渉が
防止されるとともに、接続線（４）によシ所定の個所で
結合されているので全体として所望の動作をする。なお
、上記実施例においても上部層回路（２ａ）及び下部層
回路（２ｂ）はいずれも導体層（７）との間でマイクロ
ストリップ線路を構成しておシ、従来のモノリシックマ
イクロ波集積回路設計法がそのまま適用できる。
シ、下部ｊ−半導体基板（１ｂ）では下部層回路（２ｂ
）を導体層（７）側にし、下部層（ロ）路（２ｂ）と導
体層（７）の間に絶縁体層−を依んで積層した場合を示
している。図において、（Ｉ８は下部層半導体基板（１
ｂ〕の回路を形成しない面に設は友接地用の導体パター
ンであり、前述の第３図に示したと同様に多層化マイク
ロ波集積回路を実装する場合等に導体層（７）に接続さ
れる導線α！Ｊを介して導体層（７）全容易に接地する
役割を果たす。なお、他は第１図と同一の物を示す。上
記実施例においても接地された導体層（７）により上部
層回路（２ａ）と下部層回路（２ｂ）との電気的干渉が
防止されるとともに、接続線（４）によシ所定の個所で
結合されているので全体として所望の動作をする。なお
、上記実施例においても上部層回路（２ａ）及び下部層
回路（２ｂ）はいずれも導体層（７）との間でマイクロ
ストリップ線路を構成しておシ、従来のモノリシックマ
イクロ波集積回路設計法がそのまま適用できる。
また、上記実施例では下部層半導体基板（１ｂ）側の回
路と導体層（７）との間に絶縁体層ｒ１ηを設けた場合
について説明したが、これに限らず下部層半導体基板（
１ａ）側にも同様の構成を適用でき、同様の効果が得ら
れる。
路と導体層（７）との間に絶縁体層ｒ１ηを設けた場合
について説明したが、これに限らず下部層半導体基板（
１ａ）側にも同様の構成を適用でき、同様の効果が得ら
れる。
また、第６図及び第７図はこの発明のさらに他の実施例
を示すもので、第６図はその分解斜視図。
を示すもので、第６図はその分解斜視図。
第７図はその断面図である。この実施例では下部層半導
体基板（１ｂ）にこの発明による掘り込み■の中に下部
層回路（２ｂ）を形成して積層した場合を示している。
体基板（１ｂ）にこの発明による掘り込み■の中に下部
層回路（２ｂ）を形成して積層した場合を示している。
なお、他は第５図と同一の物を示す。第８図は第６図ま
たは第７図の掘シ込み翰部分の拡大断面図でアシ、線路
（６ｂ）と導体層（７）とがそれぞれストリップ導体と
接地導体となりマイクロストリップ線路を形成する様子
を示してお夛。
たは第７図の掘シ込み翰部分の拡大断面図でアシ、線路
（６ｂ）と導体層（７）とがそれぞれストリップ導体と
接地導体となりマイクロストリップ線路を形成する様子
を示してお夛。
図中の矢印は電界をモデル的に表わしている。上記実施
例では下部層半導体基板（１ｂ）側に掘り込み（１）を
設けた場合を示したが、これに限らず下部層半導体基板
（１ａ）側にも同様の構成を適用でき。
例では下部層半導体基板（１ｂ）側に掘り込み（１）を
設けた場合を示したが、これに限らず下部層半導体基板
（１ａ）側にも同様の構成を適用でき。
いずれも前記同様の効果が得られる。また、上記のよう
に半導体基板に掘り込み（１）を設けた構造の場合には
マイクロストリップ線路以外にも方形同軸線路、コプレ
ナ線路等１種々の線路形成を実現でき１回路設計の自由
度が増加する効果がある。
に半導体基板に掘り込み（１）を設けた構造の場合には
マイクロストリップ線路以外にも方形同軸線路、コプレ
ナ線路等１種々の線路形成を実現でき１回路設計の自由
度が増加する効果がある。
次に２〜３０例を用い説明する。
第９図及び第１０図は第６図またに第７図の掘り込み翰
部分の拡大断面図であυ、第９図は方形同軸線路を形成
した実施例を示し、第１０図はコプレナ線路を形成した
実施例を示す。第９図及び第１０図においてＱυはスト
リップ導体、（至）は掘り込みω内に設けられた導体層
（７）に接続された接地導体、 ｃ！：ｌは掘夛込み（
至）内に充填された誘電体でろ９２図中の矢印は電界を
モデル的に表わしたものでおる。なお、誘電体（ハ）は
複数種類を用いても。
部分の拡大断面図であυ、第９図は方形同軸線路を形成
した実施例を示し、第１０図はコプレナ線路を形成した
実施例を示す。第９図及び第１０図においてＱυはスト
リップ導体、（至）は掘り込みω内に設けられた導体層
（７）に接続された接地導体、 ｃ！：ｌは掘夛込み（
至）内に充填された誘電体でろ９２図中の矢印は電界を
モデル的に表わしたものでおる。なお、誘電体（ハ）は
複数種類を用いても。
また、無くてもよい。
上記実施例に示すようにス） ＩＪツブ導体を接地導体
で囲んだ構造の線路を用いることによＱ、同一半導体基
板上に形成されている隣接する線路間の電気的干渉を十
分防止することができるため。
で囲んだ構造の線路を用いることによＱ、同一半導体基
板上に形成されている隣接する線路間の電気的干渉を十
分防止することができるため。
回路配線に自由度が増し、さらに回路設計が容易となる
効果を有する。
効果を有する。
なお１以上の第５図及び第６図または第７図に示した実
施例においては放熱に関して言及していないが、いずれ
も第２図及び第３図さらに第４図に実施例を示して説明
し九のと同様の手段が適用でき、放熱効果を得られるこ
とは自明である。また２以上で述べた上部Ｉ−半導体基
板（１ａ）と下部層半導体基板（１ｂ）の材料は同一で
おっても、異なっていてもよい。さらに２以上の実施例
では導体層として板状に形成された導体を例示したが。
施例においては放熱に関して言及していないが、いずれ
も第２図及び第３図さらに第４図に実施例を示して説明
し九のと同様の手段が適用でき、放熱効果を得られるこ
とは自明である。また２以上で述べた上部Ｉ−半導体基
板（１ａ）と下部層半導体基板（１ｂ）の材料は同一で
おっても、異なっていてもよい。さらに２以上の実施例
では導体層として板状に形成された導体を例示したが。
これに限らす網目状等に形成された導体を用いてもよい
。
。
以上のように、この発明によれば回路が形成された下部
層半導体基板と下部層半導体基板を、上記半導体基板の
回路の少なくとも接地部以外の部分とは絶縁された状態
で接地された導体層を挾んで積層して多１−化マイクロ
波集積回路ｆ：構戊したので、導体層が電磁界を遮へい
し、下部層回路と下部層回路との間の不要な電気的干渉
が防げる。
層半導体基板と下部層半導体基板を、上記半導体基板の
回路の少なくとも接地部以外の部分とは絶縁された状態
で接地された導体層を挾んで積層して多１−化マイクロ
波集積回路ｆ：構戊したので、導体層が電磁界を遮へい
し、下部層回路と下部層回路との間の不要な電気的干渉
が防げる。
第１図はこの発明の一実施例を示す断面図、第２図はこ
の発明の他の実施例を示す断面図、第３図は第２図に示
したこの発明の多層化マイクロ波集積回路の実装状態を
示す断面図、第４図はこの発明のさらに他の実施例を丞
す断面図、第５図はこの発明のさらに他の実施例を示す
断面図、第６図はこの発明のさらに他の実施例を示す分
解斜視図、第７図はメロ図に示した実施例の断面図、第
８図は第６図１几は第７図に示した実施例の掘り込み部
分の拡大断面図、第９図及び第１０図は第６図または第
７図に示した実施例の掘シ込み部分の拡大断面図であり
、第９図は方形同軸線路を形成した実施例を示す拡大断
面図、第１０図はコプレナ線路を形成した実施例を示す
拡大断面図、第１）図は従来の多層化集積回路を示す断
面図である。図において、 （ｌａ） ｈ下部層半導体
基板。 （１ｂ）は下部層半導体基板、 （２ａ）は下部層回路
。 （２ｂ）は下部層回路、（３）はポリイミドを用いた絶
縁体層、（４）は接続線、 （５ａ）（５ｂ）は回路素
子。 （６ａ） （６ｂ）は線路、（６ｂ１）はゲランドとな
る線路、（７）は導体層、（８）は窩出力能動回路素子
、（９）は導体層、α１はパッケージ、αυはペース、
卸は入出力端子、α１は導体部、α４は側板、αりは蓋
、αＱは多層化マイクロ波集積回路、ａ７）は絶縁体Ｊ
θ、α榎は導体パターン、＋１’ｌは畳縁、（イ）は掘
り込み、Ｑυはストリップ導体、器は接地導体、＠は誘
電体である。 なお、谷図中同−符号は同一または相当部分をボす。
の発明の他の実施例を示す断面図、第３図は第２図に示
したこの発明の多層化マイクロ波集積回路の実装状態を
示す断面図、第４図はこの発明のさらに他の実施例を丞
す断面図、第５図はこの発明のさらに他の実施例を示す
断面図、第６図はこの発明のさらに他の実施例を示す分
解斜視図、第７図はメロ図に示した実施例の断面図、第
８図は第６図１几は第７図に示した実施例の掘り込み部
分の拡大断面図、第９図及び第１０図は第６図または第
７図に示した実施例の掘シ込み部分の拡大断面図であり
、第９図は方形同軸線路を形成した実施例を示す拡大断
面図、第１０図はコプレナ線路を形成した実施例を示す
拡大断面図、第１）図は従来の多層化集積回路を示す断
面図である。図において、 （ｌａ） ｈ下部層半導体
基板。 （１ｂ）は下部層半導体基板、 （２ａ）は下部層回路
。 （２ｂ）は下部層回路、（３）はポリイミドを用いた絶
縁体層、（４）は接続線、 （５ａ）（５ｂ）は回路素
子。 （６ａ） （６ｂ）は線路、（６ｂ１）はゲランドとな
る線路、（７）は導体層、（８）は窩出力能動回路素子
、（９）は導体層、α１はパッケージ、αυはペース、
卸は入出力端子、α１は導体部、α４は側板、αりは蓋
、αＱは多層化マイクロ波集積回路、ａ７）は絶縁体Ｊ
θ、α榎は導体パターン、＋１’ｌは畳縁、（イ）は掘
り込み、Ｑυはストリップ導体、器は接地導体、＠は誘
電体である。 なお、谷図中同−符号は同一または相当部分をボす。
Claims (4)
- （１） 少くとも一方の面上に回路が形成された半導体
基板が，各半導体基板の回路の所定の個所を電気的に結
合させて，複数個積層され，上記各半導体基板間にその
半導体基板の回路の少なくとも接地部以外の部分とは絶
縁された状態で接地された導体層が設けられたことを特
徴とする多層化マイクロ波集積回路。 - （２） 少くとも一方の面上に回路が形成された半導体
基板を，回路が形成されている面をそれぞれ外側にして
積層した請求項１記載の多層化マイクロ波集積回路。 - （３） 少くとも一方の面上に回路が形成された半導体
基板の少なくとも一枚を回路が形成されている面を内側
にし，回路と導体層の間に絶縁体層を挾んで積層した請
求項１記載の多層化マイクロ波積層回路。 - （４） 積層された半導体基板の少なくとも一枚では，
回路が導体層に接する半導体基板面の所定位置に設けら
れた堀り込み部に形成されている請求項１記載の多層化
マイクロ波積層回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093784A JPH02271656A (ja) | 1989-04-13 | 1989-04-13 | 多層化マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093784A JPH02271656A (ja) | 1989-04-13 | 1989-04-13 | 多層化マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271656A true JPH02271656A (ja) | 1990-11-06 |
Family
ID=14092040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093784A Pending JPH02271656A (ja) | 1989-04-13 | 1989-04-13 | 多層化マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271656A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567919A (ja) * | 1991-07-25 | 1993-03-19 | Nec Corp | マイクロ波ミリ波送受信モジユール |
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| JPH06125208A (ja) * | 1992-10-09 | 1994-05-06 | Mitsubishi Electric Corp | マイクロ波集積回路およびその製造方法 |
| EP0740343A3 (en) * | 1995-04-24 | 2000-04-05 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
| JP2002289774A (ja) * | 2001-03-27 | 2002-10-04 | Furukawa Electric Co Ltd:The | 多層構造半導体装置 |
-
1989
- 1989-04-13 JP JP1093784A patent/JPH02271656A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567919A (ja) * | 1991-07-25 | 1993-03-19 | Nec Corp | マイクロ波ミリ波送受信モジユール |
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| JPH06125208A (ja) * | 1992-10-09 | 1994-05-06 | Mitsubishi Electric Corp | マイクロ波集積回路およびその製造方法 |
| EP0740343A3 (en) * | 1995-04-24 | 2000-04-05 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
| JP2002289774A (ja) * | 2001-03-27 | 2002-10-04 | Furukawa Electric Co Ltd:The | 多層構造半導体装置 |
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