JPH02271710A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にデプレッション型
トランジスタとエンハンスメント型トランジスタを含む
プルダウン抵抗素子もしくはプルアップ抵抗素子を形成
する半導体集積回路に関する。

〔従来の技術〕

従来、半導体集積回路におけるプルダウン抵抗素子およ
びプルアップ抵抗素子はデプレッション型トランジスタ
とエンハンスメント型トランジスタで構成されている。

プルダウン抵抗素子の場合はＮチャンネル型トランジス
タを用い且つデプレッション型トランジスタをグランド
側に接続し、またプルアップ抵抗素子の場合はＰチャン
ネル型トランジスタを用い且つデプレッション型トラン
ジスタを電源側に接続し、入出力端子の電位のプルダウ
ンあるいはプルアップをエンハンスメント型トランジス
タへのコントロール信号により制御するように構成され
ている。

第３図はかかる従来の一例を示すプルダウン抵抗回路図
である。

第３図に示すように、従来のプルダウン抵抗回路は、内
部回路２に接続された入出力端子１と接地間にエンハン
スメント型トランジスタ４とデプレッション型トランジ
スタ３との直列回路を接続して構成されている。コント
ロール信号端子５からの入力信号によりエンハンスメン
ト型トランジスタ４を駆動すると、入出力端子１側の電
荷がエンハンスメント型トランジスタ４とデプレッショ
ン型トランジスタ３を通過してグランドに流れるので、
入出力端子１の電位はグランドに固定される。

第４図は従来の他の例を示すプルアップ抵抗回路図であ
る。

第４図に示すように、従来のプルアップ抵抗回路は、電
源端子ＶＤＤと入出力端子１間にデプレッション型トラ
ンジスタ３およびエンハンスメント型トランジスタ４Ａ
、４Ｂとの直列回路を接続して構成している。かかるプ
ルアップ抵抗回路において、コントロール信号端子５Ａ
、５Ｂからの各入力信号によりそれぞれエンハンスメン
ト型トランジスタ４Ａ、４Ｂを駆動すると、電源■ＤＤ
から電荷が三つのトランジスタを通過して入出力端子１
側に供給されるので、入出力端子１の電位は電源レベル
に保たれる。

上述したように、プルダウン抵抗およびプルアップ抵抗
をそれぞれエンハンスメント型トランジスタとデプレッ
ション型トランジスタとで構成しているのは、エンハン
スメント型トランジスタ４．４Ａ、４Ｂで回路の駆動制
御を行い、電源電圧依存度の小さいデプレッション型ト
ランジスタ３で抵抗値の決定を行うためである。また、
デプレッション型トランジスタ３をエハンスメント型ト
ランジスタにすることにより、回路の機能停止切り換え
ができるように設計されている。これは第３図および第
４図におけるデプレッション型トランジスタ３をエンハ
ンスメント型トランジスタに代えるならば、この二つの
トランジスタが常にオフの状態になることを利用してい
る。

このように、従来のプルダウン抵抗およびプルアップ抵
抗回路において、エンハンスメント型トランジスタ４，
４Ａ、４Ｂが入出力端子１側に接続されているのは、抵
抗値決定のためのデプレッション型トランジスタ３にバ
ックゲート電圧が印加されないようにするためである。

〔発明が解決しようとする課題〕

上述した従来のプルダウン抵抗素子あるいはプルアップ
抵抗素子を形成するエンハンスメント型トランジスタに
は構造上大きなバックゲート電圧依存性がない。しかし
、最近のトランジスタの小型化に伴い、かかるエンハン
スメント型トランジスタにおけるバックゲート電圧依存
度が顕著に現われるようになってきている。

しかるに、従来使用されているプルダウン抵抗の構成で
は、エンハンスメント型のソース電位がバックゲート電
位よりも高くなることにより、このトランジスタのしき
い値電圧が大幅に上昇する。また、同様にプルアップ抵
抗では、ソース電位がバックゲート電位よりも低くなり
、しきい値電圧が大幅に上昇する。

このため、かかる構成におけるエンハンスメント型トラ
ンジスタの最小抵抗値は、このエンハンスメント型トラ
ンジスタのチャネル長に対するチャネル幅の比を大きく
設計しても、しきい値電圧の上昇のために、デプレッシ
ョン型トランジスタの抵抗値に相当する大きさになり、
全抵抗値を電源電圧依存度の小さいデプレッション型ト
ランジスタのみでは決定できないという欠点がある。

本発明の目的は、かかるプルダウン抵抗素子あるいはプ
ルアップ抵抗素子の全抵抗値を電源電圧依存度の小さい
デプレッション型トランジスタのみで決定することので
きる半導体集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、デプレッション型トランジ
スタとエンハンスメント型トランジスタとを直列接続し
且つこれらを入出力端子および接地間もしくは入出力端
子および電源間に接続してプルダウン抵抗素子もしくは
プルアップ抵抗素子を構成する半導体集積回路において
、前記デプレッション型トランジスタを入出力端子側に
接続し、前記エンハンスメント型トランジスタを接地側
もしくは電源側に接続して構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すプルダウン抵抗回
路図である。

第１図に示すように、本実施例はデプレッション型トラ
ンジスタ３を入出力端子１側に接続し且つエハンスメン
ト型トランジスタ４を接地側に接続した構成である。こ
のトランジスタ３はＮチャンネルデプレッション型トラ
ンジスタであり、そのドレイン電極は入出力端子１に、
ゲート電極とバックゲートはグランドにそれぞれ接続し
、ソース電極はＮチャンネルエンハンスメント型トラン
ジスタ４のドレイン電極に接続している。また、このト
ランジスタ４のソース電極とバックゲートは共に接地し
、ゲート電極は駆動を制御するコントロール信号端子５
に接続し、端子５からめ入力信号を受は入れる。

かかるプルダウン抵抗回路において、エンハンスメント
型トランジスタ４のソースとバックゲートは同電位であ
るためにバックゲート電圧が印加されず、その抵抗値は
デプレッション型トランジスタ３の抵抗値に比べて無視
できる程度の大きさに設定することができる。従って、
近似的にデプレッション型トランジスタ３にもバックゲ
ート電圧は印加されないので、プルダウン抵抗の全抵抗
値は電源電圧依存度の小さいデプレッション型トランジ
スタ３のみで決定することができる。

第２図は本発明の第二の実施例を示すプルアップ抵抗回
路図である。

第２図に示すように、本実施例は前述した第一の実施例
と同様にデプレッション型トランジスタ３を入出力端子
１側に接続し、しかも電源ＶＤＤ側には二つのエンハン
スメント型トランジスタ４Ａ、４Ｂを直列接続して構成
した回路である。

このトランジスタ４Ａ、４ＢはＰチャンネルエンハンス
メント型トランジスタであり、またトランジスタ３はＰ
チャンネルデプレッション型トランジスタである。トラ
ンジスタ４Ａのソース電極は電源ＶＤＤに、ドレイン電
極はトランジスタ４Ｂのソース電極にそれぞれ接続して
いる。また、トランジスタ４Ｂのドレイン電極はトラン
ジスタ３のソース電極に接続し、トランジスタ３のドレ
イン電極は入出力端子１に接続しである。尚、入出力端
子１には第一の実施例と同様に内部回路２が接続されて
いる。また、トランジスタ４Ａ、４Ｂ及びトランジスタ
３のバックゲートは共に電源■ＤＤに接続され、トラン
ジスタ４Ａ、４Ｂのゲート電極はそれぞれのトランジス
タの駆動を制御する入力信号を受けるためのコントロー
ル信号端子５Ａ、５Ｂに接続される。

かかるプルアップ抵抗回路により、エンハンスメント型
トランジスタ４Ａのバックゲート電圧は印加されないの
で、抵抗値を小さくすることがでる。これにより、エン
ハンスメント型トランジスタ４Ｂにも大きなバックゲー
ト電圧が印加されず、トランジスタ４Ｂの抵抗値もトラ
ンジスタ４Ａと同様にデプレッション型トランジスタ３
に比べても無視できる程度の大きさに設定することがで
きる。従って、デプレッション型トランジスタ３により
全抵抗値を適当に決定することができる。

〔発明の効果〕

以上説明したように、本発明の半導体集積回路は、入出
力端子と接地間もしくは入出力端子と電源間にデプレッ
ション型トランジスタとエンハンスメント型トランジス
タとの直列回路を接続し且つ前記デプレッション型トラ
ンジスタを前記入出力端子側に接続するとともに前記エ
ンハンスメント型トランジスタを接地側もしくは電源側
に接続することにより、前記エンハンスメント型トラン
ジスタのバックゲート特性を考慮する必要がなく、しか
もこのエンハンスメント型トランジスタの抵抗値をデプ
レッション型トランジスタの抵抗値に比べて無視できる
程度の大きさにすることができるので、プルダウン抵抗
素子あるいはプルアップ抵抗素子の全抵抗値を電源電圧
依存度の小さいデプレッション型トランジスタにより容
易に決定することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すプルダウン抵抗回
路図、第２図は本発明の第二の実施例を示すプルアップ
抵抗回路図、第３図は従来の一例を示すプルダウン抵抗
回路図、第４図は従来の他の例を示すプルアップ抵抗回
路図である。 １・・・入出力端子、２・・・内部回路、３・・・デプ
レッション型トランジスタ、４．４Ａ、４Ｂ・・・エン
ハンスメント型トランジスタ、５．５Ａ、５Ｂ・・・コ
ントロール信号端子。

Claims (1)

【特許請求の範囲】
1. デプレッション型トランジスタとエンハンスメント型ト
   ランジスタとを直列接続し且つこれらを入出力端子およ
   び接地間もしくは入出力端子および電源間に接続してプ
   ルダウン抵抗素子もしくはプルアップ抵抗素子を構成す
   る半導体集積回路において、前記デプレッション型トラ
   ンジスタを入出力端子側に接続し、前記エンハンスメン
   ト型トランジスタを接地側もしくは電源側に接続するこ
   とを特徴とする半導体集積回路。