JPH06104732A - Ｉｃの出力回路 - Google Patents
Ｉｃの出力回路Info
- Publication number
- JPH06104732A JPH06104732A JP4251211A JP25121192A JPH06104732A JP H06104732 A JPH06104732 A JP H06104732A JP 4251211 A JP4251211 A JP 4251211A JP 25121192 A JP25121192 A JP 25121192A JP H06104732 A JPH06104732 A JP H06104732A
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- JP
- Japan
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- output
- pull
- transistor
- potential
- output transistor
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Abstract
(57)【要約】
【目的】 ワイヤードＯＲ接続する際の高速動作、低消
費電流等を実現する。 【構成】 プルアップ用トランジスタＰ１１，Ｐ１２及
びインバータＧ１から構成される可変プルアップ抵抗に
より出力トランジスタＮ１をＩＣ内でプルアップする。
他の出力トランジスタＮ２等についても同様にする。対
応する出力端子１０の電位に応じてプルアップ抵抗値が
変化する。
費電流等を実現する。 【構成】 プルアップ用トランジスタＰ１１，Ｐ１２及
びインバータＧ１から構成される可変プルアップ抵抗に
より出力トランジスタＮ１をＩＣ内でプルアップする。
他の出力トランジスタＮ２等についても同様にする。対
応する出力端子１０の電位に応じてプルアップ抵抗値が
変化する。
Description
【０００１】
【産業上の利用分野】本発明は、出力トランジスタを有
するＩＣの出力回路に関する。
するＩＣの出力回路に関する。
【０００２】
【従来の技術】ＩＣの出力回路には高速動作及び低消費
電流という性能が求められている。図２には、一従来例
に係るＩＣの出力回路の構成が示されている。
電流という性能が求められている。図２には、一従来例
に係るＩＣの出力回路の構成が示されている。
【０００３】この図に示される回路は、オープンドレイ
ンのＮＭＯＳ ＦＥＴを出力トランジスタとして用いた
回路である。すなわち、出力端子１０及び１２にＮＭＯ
ＳＦＥＴである出力トランジスタＮ１及びＮ２をそれぞ
れオープンドレイン接続した構成である。実際には出力
端子は多数設けられており、これに対応して出力トラン
ジスタも多数ＩＣに内蔵されている。ＩＣ内部に設けら
れる各論理回路の出力は出力トランジスタＮ１、Ｎ２等
のゲートに印加され、出力トランジスタＮ１、Ｎ２等の
ドレインの電位が出力端子１０、１２等からＩＣ外部に
出力される。ＩＣの出力端子１０、１２等にＩＣ外部の
負荷が接続されている場合、対応する出力トランジスタ
Ｎ１、Ｎ２等は出力端子１０、１２等を介して当該負荷
を駆動する。
ンのＮＭＯＳ ＦＥＴを出力トランジスタとして用いた
回路である。すなわち、出力端子１０及び１２にＮＭＯ
ＳＦＥＴである出力トランジスタＮ１及びＮ２をそれぞ
れオープンドレイン接続した構成である。実際には出力
端子は多数設けられており、これに対応して出力トラン
ジスタも多数ＩＣに内蔵されている。ＩＣ内部に設けら
れる各論理回路の出力は出力トランジスタＮ１、Ｎ２等
のゲートに印加され、出力トランジスタＮ１、Ｎ２等の
ドレインの電位が出力端子１０、１２等からＩＣ外部に
出力される。ＩＣの出力端子１０、１２等にＩＣ外部の
負荷が接続されている場合、対応する出力トランジスタ
Ｎ１、Ｎ２等は出力端子１０、１２等を介して当該負荷
を駆動する。
【０００４】また、図に示されるように２個の出力端子
１０と１２をワイヤードＯＲ接続して使用する場合があ
る。具体的には、出力端子１０及び１２を接続しかつ電
源Ｖｃｃにプルアップする。出力回路を高速動作させよ
うとする場合、小さなプルアップ抵抗Ｒを用いることが
必要である。
１０と１２をワイヤードＯＲ接続して使用する場合があ
る。具体的には、出力端子１０及び１２を接続しかつ電
源Ｖｃｃにプルアップする。出力回路を高速動作させよ
うとする場合、小さなプルアップ抵抗Ｒを用いることが
必要である。
【０００５】例えば、出力トランジスタＮ１がオンした
とする。すると、プルアップ抵抗Ｒを介して電源Ｖｃｃ
から出力トランジスタＮ１に電流が流れる。この電流値
は、電源Ｖｃｃの値及び出力トランジスタＮ１のオン抵
抗値が決まっていれば、プルアップ抵抗Ｒの値が小さけ
れば小さいほど大きくなる。出力トランジスタＮ１に流
す電流値が大きいほどこの出力トランジスタＮ１は高速
動作するから、出力動作を高速化するためにはプルアッ
プ抵抗Ｒの値を小さくする必要がある。
とする。すると、プルアップ抵抗Ｒを介して電源Ｖｃｃ
から出力トランジスタＮ１に電流が流れる。この電流値
は、電源Ｖｃｃの値及び出力トランジスタＮ１のオン抵
抗値が決まっていれば、プルアップ抵抗Ｒの値が小さけ
れば小さいほど大きくなる。出力トランジスタＮ１に流
す電流値が大きいほどこの出力トランジスタＮ１は高速
動作するから、出力動作を高速化するためにはプルアッ
プ抵抗Ｒの値を小さくする必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、オン時
に出力端子の電圧を十分下げる（接地電位までスイング
させる）ためには、オン抵抗の小さい出力トランジスタ
を用いる必要がある。前述の理由でプルアップ抵抗値を
下げているから、この結果、消費電流が増大する。消費
電流を抑制しようとすると、プルアップ抵抗値を上げざ
るを得ず、出力回路の動作速度が低くなってしまう。
に出力端子の電圧を十分下げる（接地電位までスイング
させる）ためには、オン抵抗の小さい出力トランジスタ
を用いる必要がある。前述の理由でプルアップ抵抗値を
下げているから、この結果、消費電流が増大する。消費
電流を抑制しようとすると、プルアップ抵抗値を上げざ
るを得ず、出力回路の動作速度が低くなってしまう。
【０００７】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、オン抵抗の小さい
出力トランジスタを用いる必要をなくしつつ、動作速度
が高くかつ消費電流の小さい出力回路を得ることを可能
にすることを目的とする。
とを課題としてなされたものであり、オン抵抗の小さい
出力トランジスタを用いる必要をなくしつつ、動作速度
が高くかつ消費電流の小さい出力回路を得ることを可能
にすることを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、ＩＣ内部に設けられ出力電極（例
えばドレイン及びソース）がＩＣの出力端子−接地電位
間に接続された複数の出力トランジスタ（例えばＮＭＯ
Ｓ ＦＥＴ）を有する出力回路において、出力トランジ
スタと逆の論理でオン／オフしかつオン時には当該出力
トランジスタを電源にプルアップする第１のプルアップ
用トランジスタ（例えばＰＭＯＳ ＦＥＴ）と、出力端
子の電位が低い場合にオフし高い場合にオンする第２の
プルアップ用トランジスタ（例えばＰＭＯＳ ＦＥＴ）
とを、ＩＣ内部に設けられる複数の出力トランジスタの
うち少なくとも２個にそれぞれ設けかつＩＣ内部に内蔵
させたことを特徴とする。
るために、本発明は、ＩＣ内部に設けられ出力電極（例
えばドレイン及びソース）がＩＣの出力端子−接地電位
間に接続された複数の出力トランジスタ（例えばＮＭＯ
Ｓ ＦＥＴ）を有する出力回路において、出力トランジ
スタと逆の論理でオン／オフしかつオン時には当該出力
トランジスタを電源にプルアップする第１のプルアップ
用トランジスタ（例えばＰＭＯＳ ＦＥＴ）と、出力端
子の電位が低い場合にオフし高い場合にオンする第２の
プルアップ用トランジスタ（例えばＰＭＯＳ ＦＥＴ）
とを、ＩＣ内部に設けられる複数の出力トランジスタの
うち少なくとも２個にそれぞれ設けかつＩＣ内部に内蔵
させたことを特徴とする。
【０００９】
【作用】本発明においては、第１及び第２のプルアップ
用トランジスタが、ＩＣに内蔵される可変プルアップ抵
抗として機能する。
用トランジスタが、ＩＣに内蔵される可変プルアップ抵
抗として機能する。
【００１０】例えば、出力トランジスタがオンしていた
とする。このとき、出力端子は出力トランジスタを介し
て接地されている。出力トランジスタがオフすると、第
１のプルアップ用トランジスタがオンして出力トランジ
スタが電源にプルアップされる。出力端子に接続される
負荷によって、出力端子の電位は徐々に接地電位から上
昇していく。この過程において、出力端子の電位が高く
なると（例えば第２のプルアップ用トランジスタに前置
されたゲートＧ１，Ｇ２のスレッショルド電圧より高く
なると）第２のプルアップ用トランジスタがオンして出
力トランジスタが電源にプルアップされるから、出力ト
ランジスタは２個のプルアップ用トランジスタによりプ
ルアップされた状態となる。各プルアップ用トランジス
タはそれぞれオン抵抗を有しているから、出力端子に接
続されるＩＣ外部の負荷の駆動に係るプルアップ抵抗
は、２個のプルアップ用トランジスタのオン抵抗の並列
回路である。
とする。このとき、出力端子は出力トランジスタを介し
て接地されている。出力トランジスタがオフすると、第
１のプルアップ用トランジスタがオンして出力トランジ
スタが電源にプルアップされる。出力端子に接続される
負荷によって、出力端子の電位は徐々に接地電位から上
昇していく。この過程において、出力端子の電位が高く
なると（例えば第２のプルアップ用トランジスタに前置
されたゲートＧ１，Ｇ２のスレッショルド電圧より高く
なると）第２のプルアップ用トランジスタがオンして出
力トランジスタが電源にプルアップされるから、出力ト
ランジスタは２個のプルアップ用トランジスタによりプ
ルアップされた状態となる。各プルアップ用トランジス
タはそれぞれオン抵抗を有しているから、出力端子に接
続されるＩＣ外部の負荷の駆動に係るプルアップ抵抗
は、２個のプルアップ用トランジスタのオン抵抗の並列
回路である。
【００１１】また、出力トランジスタがオフしていたと
する。このとき、出力端子の電位は高くなっている。出
力トランジスタがオンすると、第１のプルアップ用トラ
ンジスタがオフし、出力トランジスタが出力端子を介し
て負荷に接続された状態となる。出力端子の電位が高い
時点では、第２のプルアップ用トランジスタはオンし、
出力トランジスタのプルアップ抵抗は第２のプルアップ
用トランジスタのオン抵抗となる。出力端子の電位が低
くなると、第２のプルアップ用トランジスタがオフし、
出力トランジスタのプルアップ抵抗は無限大になる。
する。このとき、出力端子の電位は高くなっている。出
力トランジスタがオンすると、第１のプルアップ用トラ
ンジスタがオフし、出力トランジスタが出力端子を介し
て負荷に接続された状態となる。出力端子の電位が高い
時点では、第２のプルアップ用トランジスタはオンし、
出力トランジスタのプルアップ抵抗は第２のプルアップ
用トランジスタのオン抵抗となる。出力端子の電位が低
くなると、第２のプルアップ用トランジスタがオフし、
出力トランジスタのプルアップ抵抗は無限大になる。
【００１２】このようなプルアップ抵抗の切り換えによ
り、出力トランジスタとしてオン抵抗の小さいものを用
いつつ、高速動作及び低消費電流が実現される。すなわ
ち、出力トランジスタがオフしたときには出力端子の電
位が十分上昇するまでプルアップ抵抗値が低い状態とな
るから、高速動作が実現される。出力トランジスタがオ
ンしたときには出力端子の電位低下に伴ってプルアップ
抵抗が大きくなるから、出力トランジスタのオン抵抗を
小さくする必要がなくなる。また、出力トランジスタが
オン状態に安定すると、プルアップ抵抗は無限大となる
から、消費電流が小さくなる。
り、出力トランジスタとしてオン抵抗の小さいものを用
いつつ、高速動作及び低消費電流が実現される。すなわ
ち、出力トランジスタがオフしたときには出力端子の電
位が十分上昇するまでプルアップ抵抗値が低い状態とな
るから、高速動作が実現される。出力トランジスタがオ
ンしたときには出力端子の電位低下に伴ってプルアップ
抵抗が大きくなるから、出力トランジスタのオン抵抗を
小さくする必要がなくなる。また、出力トランジスタが
オン状態に安定すると、プルアップ抵抗は無限大となる
から、消費電流が小さくなる。
【００１３】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図２に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
基づき説明する。なお、図２に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
【００１４】図１には、本発明の一実施例に係るＩＣの
出力回路の構成が示されている。この回路の特徴は、出
力トランジスタＮ１、Ｎ２等それぞれにプルアップ抵抗
を設けると共に、このプルアップ抵抗を、外付けのプル
アップ抵抗Ｒに代えＩＣ内蔵の可変プルアップ抵抗とし
て実現した点にある。
出力回路の構成が示されている。この回路の特徴は、出
力トランジスタＮ１、Ｎ２等それぞれにプルアップ抵抗
を設けると共に、このプルアップ抵抗を、外付けのプル
アップ抵抗Ｒに代えＩＣ内蔵の可変プルアップ抵抗とし
て実現した点にある。
【００１５】出力トランジスタＮ１に係る可変プルアッ
プ抵抗は、いずれもＰＭＯＳ ＦＥＴであるプルアップ
用トランジスタＰ１１及びＰ１２と、出力端子１０の電
位を反転検出しプルアップ用トランジスタＰ１２のゲー
トに印加するインバータＧ１とから構成されている。同
様に、出力トランジスタＮ２に係る可変プルアップ抵抗
は、いずれもＰＭＯＳ ＦＥＴであるプルアップ用トラ
ンジスタＰ２１及びＰ２２と、出力端子１２の電位を反
転検出しプルアップ用トランジスタＰ２２のゲートに印
加するインバータＧ２とから構成されている。
プ抵抗は、いずれもＰＭＯＳ ＦＥＴであるプルアップ
用トランジスタＰ１１及びＰ１２と、出力端子１０の電
位を反転検出しプルアップ用トランジスタＰ１２のゲー
トに印加するインバータＧ１とから構成されている。同
様に、出力トランジスタＮ２に係る可変プルアップ抵抗
は、いずれもＰＭＯＳ ＦＥＴであるプルアップ用トラ
ンジスタＰ２１及びＰ２２と、出力端子１２の電位を反
転検出しプルアップ用トランジスタＰ２２のゲートに印
加するインバータＧ２とから構成されている。
【００１６】次に、この実施例の動作について、出力ト
ランジスタＮ１に係る可変プルアップ抵抗を例として説
明する。なお、出力トランジスタＮ２に係る可変プルア
ップ抵抗の動作は出力トランジスタＮ１に係る可変プル
アップ抵抗のそれと同一である。
ランジスタＮ１に係る可変プルアップ抵抗を例として説
明する。なお、出力トランジスタＮ２に係る可変プルア
ップ抵抗の動作は出力トランジスタＮ１に係る可変プル
アップ抵抗のそれと同一である。
【００１７】（１）出力トランジスタＮ１がオフしたと
き ここでは、まず、出力トランジスタＮ１のゲート電位が
“１”から“０”に変化する場合、すなわち出力トラン
ジスタＮ１がオフする場合を考える。ゲート電位が
“１”の状態では出力トランジスタＮ１はオンしている
から、出力端子１０は出力トランジスタＮ１のオン抵抗
を介して接地されており、従って、その電位は“０”で
ある。ゲート電位が“１”から“０”に変化すると、プ
ルアップ用トランジスタＰ１１がオンし、出力トランジ
スタＮ１のドレインが電源にプルアップされる。
き ここでは、まず、出力トランジスタＮ１のゲート電位が
“１”から“０”に変化する場合、すなわち出力トラン
ジスタＮ１がオフする場合を考える。ゲート電位が
“１”の状態では出力トランジスタＮ１はオンしている
から、出力端子１０は出力トランジスタＮ１のオン抵抗
を介して接地されており、従って、その電位は“０”で
ある。ゲート電位が“１”から“０”に変化すると、プ
ルアップ用トランジスタＰ１１がオンし、出力トランジ
スタＮ１のドレインが電源にプルアップされる。
【００１８】一方で、ゲート電位が“１”から“０”に
変化すると、出力トランジスタＮ１はオフするから、出
力端子１０の電位は“０”から“１”に変わろうとす
る。出力端子１０に負荷が接続されている場合、出力端
子１０の電位は徐々に“０”から“１”に上昇してい
く。
変化すると、出力トランジスタＮ１はオフするから、出
力端子１０の電位は“０”から“１”に変わろうとす
る。出力端子１０に負荷が接続されている場合、出力端
子１０の電位は徐々に“０”から“１”に上昇してい
く。
【００１９】出力端子１０の電位がインバータＧ１のス
レッショルドまで上昇すると、プルアップ用トランジス
タＰ１２がオンする。従って、出力トランジスタＮ
１は、プルアップ用トランジスタＰ１１及びＰ１２双方
によって電源にプルアップされた状態となる。プルアッ
プ抵抗として考えた場合、出力トランジスタＮ１は、両
プルアップ用トランジスタＰ１１及びＰ１２のオン抵抗
の並列抵抗値によりプルアップされているといえる。
レッショルドまで上昇すると、プルアップ用トランジス
タＰ１２がオンする。従って、出力トランジスタＮ
１は、プルアップ用トランジスタＰ１１及びＰ１２双方
によって電源にプルアップされた状態となる。プルアッ
プ抵抗として考えた場合、出力トランジスタＮ１は、両
プルアップ用トランジスタＰ１１及びＰ１２のオン抵抗
の並列抵抗値によりプルアップされているといえる。
【００２０】従って、出力トランジスタＮ１がオフした
ときには、出力端子１０の電位が電源Ｖccより低いある
電位まで上昇するとプルアップ抵抗値が低い状態となる
から、高速動作が実現される。
ときには、出力端子１０の電位が電源Ｖccより低いある
電位まで上昇するとプルアップ抵抗値が低い状態となる
から、高速動作が実現される。
【００２１】（２）出力トランジスタＮ１がオンしたと
き 次に、出力トランジスタＮ１のゲート電位が“０”から
“１”に変化する場合、すなわち出力トランジスタＮ１
がオンする場合を考える。ゲート電位が“０”の状態で
は出力端子１０の電位は“１”であり、ゲート電位が
“１”に変化すると出力端子１０の電位は“０”に変化
しようとする。出力端子１０に負荷が接続されている場
合、出力端子１０の電位は徐々に変化する。
き 次に、出力トランジスタＮ１のゲート電位が“０”から
“１”に変化する場合、すなわち出力トランジスタＮ１
がオンする場合を考える。ゲート電位が“０”の状態で
は出力端子１０の電位は“１”であり、ゲート電位が
“１”に変化すると出力端子１０の電位は“０”に変化
しようとする。出力端子１０に負荷が接続されている場
合、出力端子１０の電位は徐々に変化する。
【００２２】ゲート電位が“１”となり出力トランジス
タＮ１がオンしているときにはプルアップ用トランジス
タＰ１１はオフしており、また、出力端子１０の電位が
十分低下していない状態ではプルアップ用トランジスタ
Ｐ１２だけがオンしているから、出力トランジスタＮ１
はいずれのプルアップ用トランジスタＰ１２によってプ
ルアップされた状態となる。プルアップ抵抗としてみた
場合、その値は比較的大きな値に設定できる。
タＮ１がオンしているときにはプルアップ用トランジス
タＰ１１はオフしており、また、出力端子１０の電位が
十分低下していない状態ではプルアップ用トランジスタ
Ｐ１２だけがオンしているから、出力トランジスタＮ１
はいずれのプルアップ用トランジスタＰ１２によってプ
ルアップされた状態となる。プルアップ抵抗としてみた
場合、その値は比較的大きな値に設定できる。
【００２３】出力端子１０の電位がインバータＧ１のス
レッショルドよりも低下すると、プルアップ用トランジ
スタＰ１２がオンする。この状態では、出力トランジス
タＮ１はプルアップされない状態となる。プルアップ抵
抗としてみた場合、その値は無限大となる。
レッショルドよりも低下すると、プルアップ用トランジ
スタＰ１２がオンする。この状態では、出力トランジス
タＮ１はプルアップされない状態となる。プルアップ抵
抗としてみた場合、その値は無限大となる。
【００２４】従って、出力トランジスタＮ１がオンする
とプルアップ抵抗値が低下するから、出力トランジスタ
Ｎ１のオン抵抗を小さくする必要がない。また、出力ト
ランジスタＮ１がオン状態に安定すると、プルアップ抵
抗は無限大となるから、消費電流が小さくなる。
とプルアップ抵抗値が低下するから、出力トランジスタ
Ｎ１のオン抵抗を小さくする必要がない。また、出力ト
ランジスタＮ１がオン状態に安定すると、プルアップ抵
抗は無限大となるから、消費電流が小さくなる。
【００２５】このように、本実施例においては、オン抵
抗の小さい出力トランジスタＮ１を用いる必要がなく、
また、図１に示されるようにワイヤードＯＲ接続した場
合等、高速動作、低消費電流が実現できる。さらに、外
付けのプルアップ抵抗が不要となり、部品点数が削減さ
れる。
抗の小さい出力トランジスタＮ１を用いる必要がなく、
また、図１に示されるようにワイヤードＯＲ接続した場
合等、高速動作、低消費電流が実現できる。さらに、外
付けのプルアップ抵抗が不要となり、部品点数が削減さ
れる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
トランジスタにより構成した可変プルアップ抵抗をＩＣ
内部に設けたため、外付けのプルアップ抵抗が不要にな
り、部品点数の低減によるコスト低減等の効果が得られ
る。また、出力端子の電位に応じてプルアップ抵抗値を
変えるように構成したため、オン抵抗の小さい出力トラ
ンジスタを用いることができ、ワイヤードＯＲ接続した
場合等、高速動作、低消費電流が実現できる。
トランジスタにより構成した可変プルアップ抵抗をＩＣ
内部に設けたため、外付けのプルアップ抵抗が不要にな
り、部品点数の低減によるコスト低減等の効果が得られ
る。また、出力端子の電位に応じてプルアップ抵抗値を
変えるように構成したため、オン抵抗の小さい出力トラ
ンジスタを用いることができ、ワイヤードＯＲ接続した
場合等、高速動作、低消費電流が実現できる。
【図１】本発明の一実施例に係るＩＣの出力回路の構成
を示す回路図である。
を示す回路図である。
【図２】一従来例に係るＩＣの出力回路の構成を示す回
路図である。
路図である。
１０，１２ 出力端子 Ｎ１，Ｎ２ 出力トランジスタ Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２ プルアップ用トラン
ジスタ Ｇ１，Ｇ２ インバータ
ジスタ Ｇ１，Ｇ２ インバータ
Claims (1)
- 【請求項１】 ＩＣ内部に設けられ出力電極がＩＣの出
力端子−接地電位間に接続された複数の出力トランジス
タを有する出力回路において、 出力トランジスタと逆の論理でオン／オフしかつオン時
には当該出力トランジスタを電源にプルアップする第１
のプルアップ用トランジスタと、 出力端子の電位が低い場合にオフし高い場合にオンする
第２のプルアップ用トランジスタとを、 ＩＣ内部に設けられる複数の出力トランジスタのうち少
なくとも２個にそれぞれ設けかつＩＣ内部に内蔵させた
ことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251211A JPH06104732A (ja) | 1992-09-21 | 1992-09-21 | Ｉｃの出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251211A JPH06104732A (ja) | 1992-09-21 | 1992-09-21 | Ｉｃの出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104732A true JPH06104732A (ja) | 1994-04-15 |
Family
ID=17219356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4251211A Pending JPH06104732A (ja) | 1992-09-21 | 1992-09-21 | Ｉｃの出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08251000A (ja) * | 1995-03-13 | 1996-09-27 | Nec Corp | バスドライバ及びバス伝送システム |
| US6633469B2 (en) | 2000-03-14 | 2003-10-14 | Nec Electronics Corporation | Power semiconductor circuit |
| JP2009081639A (ja) * | 2007-09-26 | 2009-04-16 | Denso Corp | 論理レベル出力集積回路 |
-
1992
- 1992-09-21 JP JP4251211A patent/JPH06104732A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08251000A (ja) * | 1995-03-13 | 1996-09-27 | Nec Corp | バスドライバ及びバス伝送システム |
| US6633469B2 (en) | 2000-03-14 | 2003-10-14 | Nec Electronics Corporation | Power semiconductor circuit |
| JP2009081639A (ja) * | 2007-09-26 | 2009-04-16 | Denso Corp | 論理レベル出力集積回路 |
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