JPH02271722A - 積分アナログ・ディジタル変換器および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術的分野 この発明は黄分型アナログ・ディジタル（Ａ／Ｄ）変換
器に向けられており、より特定的にオフセットまたは修
正のための改良された配列を有する複傾斜Ａ／Ｄ変換器
および積分による修正されたＡ／Ｄ変換の方法に向けら
れる。

背景技術 最適の変換精度を得るように設計された複傾斜Ａ／Ｄ変
換器は、オフセットおよびドリフト電圧修正を与えるた
めの配列を必要としかつ組込んでいる。代表的なドリフ
ト補償回路は１９７２年４月４日にキャッス（Ｃａｔｈ
）などに発行された米国特許節３，６５４．５６０号で
説明されている。その特許は「再ゼロ」または自動ゼロ
状態の間にフィードバックループが修正目的のため与え
られているｄ己憶キャパシタをまわって閉じられている
のを説明する。記憶キャパシタを正確なオフセットレベ
ルに適切に充電するためにかなりの注意が必要であるが
、それはノイズ、ループの不安定性、セトリング時間影
響、漏れ、およびキャパシタの変則がすべて不利的に変
換の精度に影響するからである。

発明の開示 この発明は未知のアナログ信号を予め定められた時間に
積分するように配列されている積分抵抗器およびキャパ
シタおよび高利得積分増幅器で使用することができる。

このような配列で習慣的なように、増幅器に関連してオ
フセットエラー信号がある。この発明に従って、スイッ
チングおよび制御手段が提供されて、積分キャパシタが
実質的に予め定められた期間の半分でアナログ信号のレ
ベルとエラー信号のレベルの関数である電流で充電され
る。次にキャパシタはこのような予め定められた期間の
残りの間アナログ信号のレベルとエラー信号のレベルの
反転の関数である電流で充電されて、キャパシタがエラ
ー信号のレベルによって実質的に影響されないアナログ
信号のレベルの関数である充電レベルに達する。２つの
半分からなる累積の予め定められた期間で積分する正味
の影響は、積分キャパシタに置かれた合計電荷が、オフ
セットまたはエラー電圧がゼロであったなら存在したで
あろう電荷と同じである。すなわち、オフセットまたは
エラー電圧の正味の影響は自己キャンセルであり、今ま
での従来的修正記憶キャパシタの必要はない。

従来の複傾斜アナログ・ディジタル変換器では、キャパ
シタの積分された電荷は、基準信号または電圧の適用に
応答してキャパシタを非積分（ｄａ−１ｎｔｃｇｒａｔ
ｃ）するのに必要な時間の関数であるディジタル出力を
発生させることによって一般にディジタル信号に変換さ
れる。この基準結分または非積分は、増幅器に関連する
オフセットまたはエラー電圧の存在の結果としてエラー
になりやすい。本発明の他の特徴に従って、このエラー
はディジタル態様でスイッチングおよび制御配列によっ
てなくされており、これは連続したまたは一貫した非積
分サイクルの間にエラー信号の極性を反転させて、エラ
ー電圧がキャパシタの２つの連続する非積分において自
己キャンセルであり、合計されたディジタル出力カウン
トから除去される。この発明に従って合：１゛されたデ
ィジタル出力信号が好ましいが、エラーは２つの連続カ
ウントの平均に関しても除去される。

この発明の独特の特徴は種々の回路配列によって実現す
ることができる。したがってこの発明の１つの実施例に
従って、充電サイクルの間のエラー信号の極性は、積分
増幅器の入力を反転しながら同時にその出力を反転する
ことによって反転させることができる。この極性の逆転
はキャパシタの充電期間の中間点で起こる。逆転された
極性は非積分の間および次の充電サイクルの前半の間そ
のままであることができる。次に再逆転が第２の充電サ
イクルの第２の半分および第２の非積分の開極性を最初
の状態に戻す。こうしてエラー電圧は両方の積分サイク
ルの間自分自身をキャンセルし、また非積分サイクルの
合計または平均から自分自身をキャンセルする。

この発明の配列は前に説明したような回路で、高インピ
ーダンスバッファ増幅器がアナログ信号入力および積分
増幅器への入力の間に接続されているところで実現する
こともできる。この発明の第２の実施例に従って、所望
のキャンセル逆転は上記で説明したように積分およびバ
ッファ増幅器を逆転のときに交換する影響を有するスイ
ッチングおよび制御配列によって達成される。さらにこ
の発明を実現するためのさらなる回路配列は、積分増幅
器および積分キャパシタの間の接続を逆転させるための
スイッチングおよび制御回路にかかわる。

したがってこの発明の目的は、増幅器オフセットエラー
の自己キャンセルを伴なう複傾斜アナログ・ディジタル
変換を行なうための改良された方法および装置を提供す
ることである。

この発明の別の目的は、エラー信号がディジタル態様で
なくされるまたは最小化される複傾斜アナログ・ディジ
タル変換を行なうための改良された方法および装置を提
供することである。

この発明の前述の目的および利点は前掲の明細書の特許
請求の範囲および図面を参照してより簡単に明らかとな
る。

この発明を実施するための最良モード この発明の改良されたオフセット修正された複傾斜Ａ／
Ｄ変換器は、オフセット修正を伴なう従来の複傾斜Ａ／
Ｄ変換器の構造、動作および制限を比較してよりよく理
解される。したがって、このような従来の変換器または
センサの簡単な説明が最初に与えられる。注意が第１図
に向けられ、前述の米国特許箱３，６５４，５６０号で
開示された一般の形式の既知の複傾斜Ａ／Ｄオフセット
修正された変換器の基本的概略の形を示す。

第１図を参照すると、複傾斜Ａ／Ｄ変換器が示されてお
り、増幅器１０の出力と増幅器の反転入力に位置づけら
れる合計点Ｐの間に接続されている積分キャパシタＣＩ
　Ｎ　Ｔを有する積分器演算増幅器（“Ｏｐ−Ａｍｐ”
　）１０を備える。合計点Ｐは、積分抵抗器ＲＩＮＴお
よび積分スイッチ１２を介して入力端子１４に接続され
て、未知電圧ＶＩＮが測定されるように接続されている
。スイッチ１２は簡単にするために簡単な電気機械スイ
ッチとして示されている。商業的実施例では、１６で示
される制御論理およびクロックのような適切な制御ソー
スによって制御可能な電子スイッチの形を通常はとるこ
とは理解される。積分抵抗器ＲＩＮＴも適切な基準電圧
積分スィッチ１８を介してＶｌｔＥＦと示される基準電
圧源に接続されている。基準積分スイッチ１８も制御論
理１６によって制御されている。積分抵抗器ＲＩＭ□お
よび基準精分スイッチ１８の接続の接続点は２０で示さ
れる比較器ゼロまたは自動ゼロスイッチに接続されてい
る。このスイッチも制御論理１６の制御下にある。

積分器Ｑｐ−ＡｍｐｌＯの出力は非反転入力が接地に接
続される比較器またはレベル交差検出器２２の反転入力
に送られる。比較器２２の出力は制御論理１６に送られ
て、第１図で示されていない従来的態様のディジタルデ
イスプレィまたは読出などによってディジタル出力信号
の発生を制御する。比較器の出力はさらにゼロ化抵抗器
ＲＺＥｎｏおよびゼロスイッチ２４を介してゼロ化キャ
パシタＣＺＥＩ。に接続される。キャパシタＣ２εｌＩ
ｏは積分増幅器１０の非反転入力および共通または接地
の間に接続される。ゼロスイッチ２４は理解されるよう
に制御論理１６によって制御される。

ゼロ化キャパシタＣＺＥＲＯ、ゼロスイッチ２４および
ゼロ抵抗器ＲＺＥ、。は自動ゼロ化の間積分増幅器１０
およびバッファ増幅器（示されていない）のゼロオフセ
ット電圧に対する修正のために使用される。このような
動作の間、ゼロ化キャパシタＣＺＥＩＩＯは積分増幅器
および比較器の閉ループに置かれて適切なオフセット電
圧を充電する。自動ゼロ動作の際、２つのゼロ化スイッ
チ２０および２４は閉じられている。積分器抵抗器Ｒ，
Ｎ□はスイッチ２０を介して接地される。比較器増幅器
２２のオフセットを補償するオフセット電圧は積分キャ
パシタＣ＋　Ｎ　ｖにストアされ、積分増幅器のオフセ
ットを補償するオフセット電圧はゼロ化キャパシタＣＺ
ＥＲＯにストアされる。

その結果として、合計点Ｐは理想的な自動ゼロ化動作の
間ゼロまたは接地電位にされる。

実際はこの理想的状態を達成するのは難しい。

一般に正しい積分器オフセット電圧をストアするのにか
なりの時間がかかるが、これは（ａ）システムの分解能
よりも小さいエラーバンド内で確立されなければならな
い、および（ｂ）従来的に高いＤ　ＣｉＩ得を有する演
算増幅器のノイズを受けやすいからである。したがって
、装置の入力でのいかなるノイズもゼロ化キャパシタＣ
ＺＥ＊。にストアされ、エラーのストアがありうる。こ
のオフセット修正システムは本質的にその性質において
アナログであり、２つのキャパシタにストアされた絶対
電荷に依存する。この配列で、自動ゼロが直列の２つの
時定数で実現され、ゼロ化キャパシタＣＺＥＲ０および
積分キャパシタＣＩ　Ｎ　Ｔを充電して積分増幅器オフ
セットおよび比較器オフセットをそれぞれストアする。

このような直列での複数の時定数の使用は、ループの安
定性を保証するために、セトリング時間においての妥協
を必要とするのが認識されている。

前述の問題は複傾斜Ａ／Ｄ変換器の従来の自動ゼロ化配
列において固有であるが、本発明に従って非常に著しく
最小化される。

この発明に従って、オフセットキャパシタのアナログ充
電は独特のディジタル型のエラーキャンセル配列の使用
によってなくされる。第２図を参照すると、新しい変換
器の１つの実施例が簡単な形で示されて、先行技術で使
われている第１図で示されているアナログアプローチと
の基本的違いを示す。

第２図を参照すると、積分スイッチ１２および積分底、
抗器ＲＩ　Ｎ　Ｔを介して、未知電圧端子１４から入力
を受取るようにＡ１で示されている積分増幅器が配列さ
れている。ＶＲＥＦで示される基準電圧は第１図のスイ
ッチ１８に対応する基準積分スイッチＳ３を介して積分
増幅器Ａ１に接続されるように配列される。積分増幅器
Ａ１の出力は比較器Ｏｐ−ＡｍｐＡ２に接続され、その
出力は第１図の配列と同じ態様で１６で示される制御論
理およびクロック回路に接続される。積分キャパシタＣ
Ｉ　Ｎ　Ｔは積分器抵抗器Ｒ＋　Ｎ　Ｔに接続される。

第１図の従来的配列における回路との基本的違いがこれ
から説明される。

第２図で示されるこの発明の変換器は、電気機ｂＩｔ、
？夏数極スイッチＳＩＡからＳＩＦとして便宜上水され
るオフセット逆スイッチが設けられている。

このスイッチは制御論理１６によって制御され、積分増
幅器Ａ１に帰することができるオフセットの極性を効果
的に逆転させるように配列されている。スイッチＳＩＡ
およびＳＩＢは積分増幅器Ａ１の反転入力に接続され、
スイッチＳＩＣおよびＳＩＤは増幅器Ａ１の非反転入力
に接続される。

スイッチＳＩＡの反対側（可動接点）は積分抵抗器ＲＩ
　Ｎ　Ｔに接続される。スイッチＳＩＢおよびＳＩＣの
可動接点は互いにかつ共通または接地に接続される。ス
イッチＳＩＤの他方端子（可動接点）は積分抵抗器ＲＩ
　Ｎ　Ｔに接続される。スイッチＳＩＥは積分増幅器Ａ
１の出力および比較器Ｏｐ−ＡｍｐＡ２の反転入力の間
に接続される。

スイッチＳＩＦの固定接点は比較器Ａ２の非反転入力に
接続される。スイッチＳＩＦの他方ｈ１動接点は、積分
増幅器Ａ１の出力を反転する働きをするインバータまた
は利得−１演算子２６を介して積分増幅器Ａ１の出力に
接続される。比較器ゼロ化ループは、比較器Ａ２の出力
からゼロ化抵抗器ＲｚＥ１１０を介して、比較器ゼロ化
スイッチＳ２および積分抵抗器ＲＩＮＴを介して接続さ
れているのが示される。ゼロ化スイッチＳ２は制御論理
１６によって制御される。それが閉じられると、スイッ
チ１２および１８は開いて比較器ゼロ化ループを未知の
および基準入力から分離する。

オフセット逆転スイッチＳ１を参照すると、第２図で示
されるようにスイッチＳＩＡはその標準の閉じた位置、
スイッチＳＩＢがその標準の開いた位置、スイッチＳＩ
Ｃはその標準の閉じた位置、およびスイッチＳＩＤはそ
の標準の開いた位置にあるのがわかる。スイッチＳＩＥ
およびＳＩＦを参照すると、スイッチＳＩＥはその標準
の閉じた位置にあり、スイッチＳＩＦはその標準の開い
た位置にある。スイッチＳ１の起動によって、位置は逆
転される。起動された位置では、スイッチＳＩＡは開い
ている、ＳＩＢは閉じている、ＳＩＣは開いている、Ｓ
ＩＤは閉じている、ＳＩＥは開いている、およびＳＩＦ
は閉じている。

オフセット逆転スイッチＳ１の起動の影響は、積分増幅
器Ａ１の反転および非反転入力の接続を逆転させて、そ
の増幅器の出力をインバータまたは利得−１段階２６を
介して再経路づけることである。インバータまたは利得
−１段階２６０目的は、積分増幅器Ａ１の出力で補償の
位１０反転を与えてその入力が逆転されるのを可能にす
ることである。

第３図を参照すると、この発明に従ったＡ／Ｄ変換器の
独特の動作から帰着する波形が示されている。この図で
は、積分キャパシタＣＩＮ工をｔ黄切る電圧が時間に対
してプロットされる。時間スケールは２つのサイクルま
たはサンプルを示すＴからＴ８として示される８個のセ
グメントに分けられる。第３図で示されるタイミ・ング
シーケンスでは、期間Ｔ、は比較器のゼロ交差レベルを
確立する初期化期間である。この期間は、１つのオフセ
ット記憶キャパシタがなくされたことを除いて前の自動
ゼロ状態と幾分類似している。この期間は積分キャパシ
タＣ１Ｎ　Ｔか制御論理１６によってこのときは閉じら
れているスイッチＳ２を介して比較器オフセットと等し
い最初の電荷を得るのを可能にするために使われる。比
較器ゼロを確立するのに必要なセトリング時間は、積分
キャパシタに加えて積分器ゼロ化キャパシタにかかわる
２つの時定数自動ゼロループに依（１，シた先行技術の
セトリング時間よりも短い大きさのオーダにある。この
ような従来的動作は第１図に関連して説明されている。

第３図を参照すると、第１の積分間隔Ｔ２は比較器の初
期化レベルから開始する。Ｔ２の間、スイッチ１２を介
して積分抵抗器ＲＩ　Ｎ　Ｔに与えられる入力ＶＩＮは
積分増幅器Ａ１のオフセットＥ。、に有効に加えられる
。第２図および第３図の以降の説明では、時間間隔Ｔ２
の間、スイッチＳ１の閉じられた接点は第２図で示され
るものであると仮定する。第３図で示される傾斜の変化
を理解するために、ＥＯＳはＡＩ　（−）端子がＡ１（
＋）端子よりもより正とすることも仮定する。

期間Ｔ、の間、Ｓｌはスイッチさせられ、増幅器Ａ１の
オフセットＥ。、は極性が逆転させられ、ＥＯ５がＶＩ
Ｎから減算されるのを有効に引き起こす。Ｔ２がＴ、と
等しいところの累積期間Ｔ２＋Ｔ、に対する積分の正味
の影響は、積分キャパシタｃ、Ｎ　Ｔに置かれる合計電
荷はオフセットＥ。、が０であったなら存在したてあろ
う電荷と等しい。すなわち、オフセット電位Ｅ。、の正
味影響はそれが自己キャンセルであるのでゼロである。

期間Ｔ２およびＴ、での積分キャパシタＣＩＮＴの平均
充電電流は、オフセット電圧Ｅ。、のレベルによって実
質的に影響されないアナログ信号ＶＩＮのレベルの関数
である。積分Ｖ、Ｈに対する積分増幅器オフセット電圧
ＥＯ５の加算および減算は、はっきりさせるために積分
信号の傾斜において誇張された変化によって第３図で示
される。

期間Ｔ２から期間Ｔ、への遷移で起こるオフセット逆転
点はＲＥＶで示される。述べたように、制御はコントロ
ーラ１６によって確立された予め定められた積分サイク
ルのちょうど半分で起こるように設計されている。こう
して、積分キャパシタＣＩＮ　Ｔは予め定められた期間
の半分の間、アナログ信号ｖｌＮのレベルとエラー信号
Ｅ。Ｓのレベルの関数である電流で充電される。牛ヤバ
シタＣＩ　Ｎ　Ｔは予め定められた期間の残りの間、ア
ナログ信号のレベルとエラー信号Ｅ。、の反転の関数で
ある電流で充電されて、キャパシタがエラー信ＱＥ。、
のレベルによって実質的に影響されないアナログ信号Ｖ
ＩＮのレベルの関数である充電レベルに達する。従来の
Ａ／Ｄ変換器と慣習的であるように、合計済分時間は電
力線周波数干渉をなくすために５０および６０ヘルツラ
インサイクルの両方の倍数として選択される。

積分期間Ｔ２＋Ｔ、の結果に従って、基準信号ＶＲＥＦ
の積分または非積分は期間Ｔ４で示されるように起こる
。この基準積分期間の間、Ｔ４の時間カウントはＥ。、
対ＥＩＩＥＦの比でエラーとなる。このとき、基準積分
スイッチ１８は閉じられ、積分スイッチ１２は開いてお
り、スイッチＳＩＢおよびＳＩＤは閉じられている。ス
イッチＳＩＡおよびＳＩＣは開いている。逆転スイッチ
Ｓ１はＴ２＋Ｔ、の中間サイクルで逆転されるが、Ｔ、
およびＴ４の間の遷移では逆転されない。したがって同
じオフセットＥｏｓが両方のＴ、およびＴ４の間に与え
られる。これはＴ、およびＴ４ランプの傾斜を時計回り
方向に回転させる影響を及ぼす。Ｔ、ランプの傾斜の変
化は、Ｔ２の間のランプの傾斜の反対の変化によってオ
フセットされる。Ｔ４の間にランプで起こるこの変化に
よって引き起こされるエラーは、この発明に従って次の
ようになくされる。

Ｔ４に続いてＴ５で示される１下意の保持があり、５０
または６０ヘルツラインによる同期システムを維持する
のを可能にする。保持期間Ｔｓの終わりに、期間Ｔ６で
示されるようにｖＩＮの積分の第２のサンプルサイクル
が開始される。この期間の間、オフセット電圧Ｅ。Ｓは
期間Ｔ、およびＴ４の方向と同じ方向に与えられる。こ
れは第１のサイクルにおける初期の積分ＪｌＪＪ間Ｔ２
の間の極性と反対である。期間Ｔ６の終わりで、逆転ス
イッチＳ１は逆転されてＥ。Ｓの極性の適用を再び逆転
させる。期間Ｔ６の間、スイッチＳＩＡ、ＳＩＣおよび
ＳＩＥは開いており、スイッチＳＩＢ。

５ＩＤ１およびＳＩＦは閉じている。期間Ｔ７の開始で
またＴ８の間続いて、スイッチは逆転されてスイッチＳ
ＩＡ、ＳＩＣおよびＳＩＥは閉じ、スイッチＳＩＢ、Ｓ
ＩＤおよびＳＩＦは開いている。Ｔ７およびＴ８の間の
積分および非積分ランプの傾斜は反時計回り方向に従っ
て変えられる。

ＶＲＥＦの積分を表わす非積分ランプの傾斜は今度は期
間Ｔ８を規定し、これは前にＴ、の間で起こったのとち
ょうど同じ量のエラーにあるが、反対の方向にある。結
果として、エラーはキャンセルされる。

この発明のアナログ・ディジタル変換器の好ましい形は
オフセットエラーに対する最大の修正を与えるために２
つの小さなサイクルを使用する。

これは少なくとも２つのサイクルの加算を含み、１９８
５年１２月３日に発行された譲受人の米国特許第４，５
５６，８６７号で開示される加算回路の形式に有利に組
込むことができる。２つのすイクルに加えてサイクルを
加算することができ、ディジタル表示の分解能は加算さ
れたサイクルの数に比例して向上されるのは明らかであ
る。複数カウントから累積された合計を修正するために
、前記特許第４，５５６，８６７号で詳細が説明される
ように手段を設けることができる。

この発明に従ってこの新規の方法および配列は次の数学
的分析で示される： に＝　（Ｔ２　＋Ｔａ　）−（Ｔｓ　＋Ｔｔ　）であり
、（Ｔ４＋Ｔａ）を解くと 多くの実際的用傾斜変換器設計では、オフセ・ソト電圧
Ｅ。、は１．０　ミリボルトのオーダにあり、基■電圧
ＶｇＥＦはｌボルトである。等式３からこれらの典型的
な値からの結果の測定エラーは読取のたった０、０１％
であることが計算できる。

さらに、そのエラーは他のコンポーネント耐性影響を考
慮するためにいずれにしても必要である初期スケール係
数キャリブレーション調整によってほとんど必ず修正す
ることができる。この方法および装置のさらなる利点と
して、積分増幅器の厄介な低い周波数半導体ノイズは、
ノイズスペクトルが以前の複傾斜実現で使用されるもの
よりもより高い周波数バンドに変換されることによって
減じられる。このノイズは各信号積分位相をその中間点
で有効にチョップすることによってより高い周波数に動
かされる。

第４図を参照すると、この発明の第２のおよび好ましい
実施例が示される。その図では、積分器Ｏｐ−Ａｍ　ｐ
回路における第１の増幅器Ａ１が示されており、積分キ
ャパシタＣＩ　Ｎ　Ｔおよび積分抵抗器ＲＩ　Ｎ　Ｔを
含む。比較器Ｏｐ−ＡｍｐＡ２は積分キャパシタｃ＋　
Ｎ　Ｔの向こう側に接続されており、その出力は制御論
理およびクロック２８に接続されている。抵抗器３０お
よびスイッチ３２を含む比較器ゼロ化ループは比較器増
幅器Ａ２の出力からその反転入力に接続される。高いイ
ンピーダンスバッファ増幅器Ａ３は積分増幅器Ａ１の入
力および未知電圧入力端子１４の間に接続され、ここに
′Ａ１１ｌ定のために電圧ｖｌＮが接続されている。当
業者にとって、望ましくないローディングを避けるため
に積分増幅器の入力で高いインピーダンスバッファを使
うことが望ましいのは理解される。第１図の先行技術の
回路は図示および説明の簡潔のためにこのような増幅器
なしで示される。しかし、ｉ歌聖の実践ではこのような
バッファ増幅器か使用されるのは理解される。

第２図では積分器オフセットのディジタル型キャンセル
はディジタル態様で達成されるこの発明の実施例が示さ
れた。この発明のその実施例の配列および方法に従って
、これは効果的に積分増幅器の入力接続を逆転させなが
らその出力を反転させることによって達成された。第４
図で示されるこの発明の実施例では、第２図で示される
この発明の実施例で使われたインバータまたは利得−１
０ｐ−Ａｍｐ２６をなくす修正された態様で積分器およ
びバッファ増幅器オフセットのディジタル形のキャンセ
ルを与える。

第４図で示されるこの発明の好ましい実施例に従って、
増幅器Ａ１および増幅器Ａ３に関連して、増幅器交換ま
たはスワップと呼ぶことができることを達成するために
スイッチの配列が設けられている。この発明のこの実施
例に従って、スイッチング配列は制御論理２８によって
起動されて、第３図で示されるようにまた第２図の発明
の実施例に関連して説明された未知電圧の積分の間に積
分ランプのチョップに影響する。このスイッチングはＲ
ＥＶで第３図で示される逆転のときに増幅器Ａ１および
Ａ３の位置を逆転または交換する影響をＨする。

第４図を参照すると、増幅器Ａ１は３つの極ダブルスロ
ースイッチＳ４Ａ、３４Ｂおよび３４Ｃが与えられてい
るのがわかる。増幅器Ａ１およびそのスイッチ５４ＡＳ
３４Ｂ、および３４Ｃはスイッチング配列３４を構成す
る。類似して、増幅器Ａ３は３つの極ダブルスロースイ
ッチＳ５Ａ。

３５ＢおよびＳ５Ｃが与えられている。このスイッチは
増幅器Ａ３とともにスイッチング配列３６を備える。ス
イッチＳ４Ａの可動接点は増幅器Ａ１の反転入力に接続
され、スイッチ５４Ｂの可動接点は増幅器Ａ１の非反転
入力に接続される。増幅器Ａ１の出力はスイッチ５４Ｃ
の可動接点に接続される。増幅器Ａ３およびそのスイッ
チＳ５は類似して接続される。こうして、スイッチＳ５
Ａの可動接点は増幅器Ａ３の非反転入力に接続され、ス
イッチ３５Ｂの可動接点は増幅器へ３の反転入力に接続
される。増幅器Ａ３の出力はスイッチ８５Ｃの可動接点
に接続される。第４図で示されるようにスイッチＳ５Ｃ
の標準の閉じられた接点は積分抵抗器ＲＩＮＴに接続さ
れ、それはスイッチＳ４Ａの標準の閉じられた接点に接
続されて増幅器Ａ１の反転入力に送られる。積分抵抗器
ＲＩＮ□はＰで示される合計点で積分キャパシタＣＩＮ
丁に接続される。スイッチＳ４Ｃの標準の閉じられた接
点は積分キトパシタＣＩ　Ｎ　Ｔの他方端子に、および
比較器Ａ２の非反転入力に接続される。

スイッチＳ４およびＳ５の種々の固定接点は、５０で示
される適切な交換またはスワップバスを介してリードま
たは接続３８．４０．４２．４４．４６および４８によ
って相互接続される。第４図で示される位置のスイッチ
Ｓ４およびＳ５では、増幅器Ａ３の入力はＳ５Ａおよび
積分スイッチ１２を介して入力端子１４に接続されるの
がわかる。

増幅器Ａ３の反転入力はスイッチ３５Ｂおよびフィード
バックスイッチ５２を介してスイッチＳ５Ｃによって増
幅器Ａ３の出力に接続される。この出力は閉じた位置に
ある保持スイッチ５４を介して積分抵抗器ＲＩＮＴ１こ
接続される。これらのスイッチ位置は単一性の利得の高
インピーダンスのバッファ増幅器として９効にＡ３を構
成する。

類似して、第４図で示されるスイッチ位置は時定数が（
ＲＩｕ　Ｔ　ＸＣｒ　１１７）に等しい積分増幅器とし
てＡ１を有効に構成する。

積分抵抗器ＲＩ　Ｎ　ＴはスイッチＳ４Ａを介して増幅
器Ａ１の反転入力に接続される。増幅器Ａ１の非反転入
力はスイッチ５４Ｂを介して共通または接地に接続され
る。増幅器Ａ１の出力はスイッチ３４Ｃを介して積分キ
ャパシタｃ、Ｎ　Ｔに、および比較器Ｏｐ−ＡｍｐＡ２
の非反転入力に接続される。この構成において、積分キ
ャパシタＣＮＴは第３図で示されるように期間Ｔ２の間
充電して、増幅器Ａ１およびＡ３のオフセット電圧が第
１の方向に与えられる。これはＴ２の開示されるランプ
傾斜で逆転ＲＥＶまで続く。期間Ｔ２から期間Ｔ、への
逆転および遷移のとき、スイッチＳ４およびＳ５は逆転
して、積分スイッチ１２は閉じたままとなる。逆転スイ
ッチＳ４およびＳ５の起動の影響は、増幅器Ａ１および
八３の位置を有効に交換またはスワップすることである
。

積分キャパシタＣ１ｉ＋７は積分スイッチ１２、リード
３８、交換バス５０、スイッチＳ４Ａ、増幅器Ａ１の非
反転入力（今はバッファ増幅器として働＜）、増幅器Ａ
１の出力、スイッチ３４Ｃ。

リード４８、交換バス５０、リード４８、保持スイッチ
５４、積分抵抗器ＲＩＮＴ、合計点Ｐおよび積分キャパ
シタｃ、Ｎ　Ｔを介して、入力端子１４から延在する回
路を通って充電を続ける。このときの増幅器Ａ３は積分
増幅器として接続され、その非反転入力はスイッチＳ５
Ａを介してリード４４、交換バス５０、リード４４を通
って入力共通または接地に接続される。その反転入力は
スイッチＳ５Ｂ、リード４２、交換バス５０およびリー
ド４２を介して合計点Ｐに接続されて、増幅器が積分増
幅器として働くように高い利得状態にある。逆に、増幅
器Ａ１の非反転入力はスイッチ８４Ｂ、　リード３８、
交換バス５０およびリード３８を介して接続されて、今
度は単一の利得高インピーダンスバッファとして働く。

ＲＥＶでの増幅器Ａ１および八３のこの交換によって、
積分キャパシタＣＩＮ□の充電は続くが、異なるランプ
傾斜となる。増幅器ＡｌおよびＡ３の交換はそのオフセ
ット電圧を積分抵抗器ＲＩＮ■および合計点Ｐと反対の
側に置く。その結果として、時間フレームＴ３の積分キ
ャパシタの充電の割合の影響は、各増幅器に対して期間
Ｔ２の間に有したものと反対である。結果として増幅器
Ａ１およびＡ３のオフセットエラー電圧の影響のディジ
タル型のキャンセルとなる。

期間Ｔ、で、積分スイッチ１２は開き、基準積分スイッ
チ１８は閉じ、増幅器スイッチＳ４およびＳ５は第４図
で示されるのと反対の位置で残る。

ＶＲＥＦ電圧の適用は今度は第３図の期間Ｔ４において
下方向のランプで示される非積分を引き起こす。この期
間の間、増幅器Ａ１はまだバッファ増幅器として働き、
増幅器Ａ３は積分増幅器形状にある。クロスオーバまた
は非積分の完了は比較器Ａ２によって検出され、Ｔ５の
前に説明した保持期間はスイッチ１８および５４が開く
と起こる。

期間Ｔ６の開始で、増幅器スイッチＳ４およびＳ５は第
４図で示されるものと反対である同じ位置で残る。スイ
ッチ１２および５４は閉じて積分キャパシタＣＩ　Ｎ　
Ｔに対する新しい充電サイクルを設ける。充電は期間Ｔ
、およびＴ４で説明した同じ交換された位置で増幅器Ａ
２およびＡ３を通して起こる。これは第３図の期間Ｔ６
で示されるランプの作成をもたらす。このときの正味の
システムオフセット（増幅器Ａ１およびＡ３による）は
第１のサイクルの期間Ｔ、およびＴ４の間と同じである
。

逆転点ＲＥＶでは、増幅器Ａ１およびＡ３は増幅器スイ
ッチＳ４およびＳ５の起動によって再び交換されて、そ
れらのスイッチは第４図で示される位置に戻る。増幅器
Ａ３は再び単一の利得高インピーダンスバッファ増幅器
として働き、増幅器Ａ１は高い利得積分増幅器として働
く。２つの増幅器のそれぞれのオフセット電圧は今度は
再び合計点Ｐの反対側に動いて、充電ランプの傾斜の影
響は第３図の期間Ｔ７で示されるように逆転される。こ
の状態は期間Ｔ７およびＴ８の間の遷移まで続き、そこ
で基準積分または非積分へのスイッチオーバが第３図の
期間Ｔ８で示されるように起こる。増幅器スイッチＳ４
およびＳ５はＴ、からＴ８へのこの遷移の間変わらない
ままとなり、非積分ランプの傾斜は第３図で見られるよ
うに期間Ｔ４の間の対応するランプと異なる。

オフセット電圧は時間フレームＴ４およびＴ８において
ちょうど反対のおよびキャンセルの極性で働いて、２つ
のサイクルの起こる量基準非積分オフセット電圧の実質
的なキャンセルに影響する。

この実施例の動作は等式１゛から３に従う。第４図で示
されるこの発明の実施例は、第１図の実施例の増幅器オ
フセットと同じディジタル型キャンセルを達成するが、
インバータＯｐ−Ａｍｐ２６の必要性をなくす。種々の
スイッチの起動はスイッチドライブラインバス５６経出
で制御論理２８の制御のもとに行なわれるのは理解され
る。・第５図を参照すると、この発明のさらなる好まし
い実施例が示されており、第２図および第４図の実施例
と同じオフセットキャンセルを達成することができるが
、簡１４化されたスイッチング回路を伴なう。第５図で
示されるこの発明の実施例に従って、スイッチングが与
えられてバッファおよび積分増幅器の電気的交換の必要
なく積分キャパシタの接続を交換または逆転する。これ
は幾分より少ないスイッチング回路を必要とし、その点
に関して有利である。

第５図を参照すると、積分増幅器Ａ１、比較器Ａ２およ
びバッファ増幅器へ３を含むＡ／Ｄ変換器が示される。

バッファ増幅器Ａ３の非反転入力はスイッチＳ６を介し
て未知電圧入力端子１２に接続可能であり、またスイッ
チＳ７を介して共通または接地に接続可能である。バッ
ファ増幅器Ａ３の出力はスイッチＳ８Ａおよび３８Ｂを
それぞれ介して積分抵抗器ＲＩ　Ｎ　Ｔおよびフィード
バックループに接続可能である。バッファ増幅器Ａ３の
出力からその反転入力へのフィードバックループはスイ
ッチＳ１６を介しても閉じることができる。

積分増幅器Ａ１の反転入力は積分抵抗器Ｒ１８丁に接続
されており、その非反転入力はスイッチＳ９を介して未
知電圧入力端子１２に接続可能である。増幅器Ａ１の非
反転入力もスイッチＳＩＯを介して共通または接地に接
続可能である。基準電圧ｖ、Ｅ　ＦはスイッチＳｌｌお
よびＳ１２を介してそれぞれバッファ増幅器Ａ３および
積分増幅器Ａ１の非反転入力に接続可能である。

積分キャパシタＣＩ　Ｎ　Ｔは、スイッチ５１３Ａおよ
び３１３Ｂを介して第１の方向に、またスイッチ５１４
Ａおよび８１４Ｂを介して反対の方向に、積分増幅器Ａ
１の反転入力および出力をわたって接続可能である。積
分キャパシタＣＩＮＴの端子は比較器Ａ２の入力に直接
接続される。比較器Ａ２の出力はスイッチＳ１５および
抵抗器Ｒ２Ｅ、。を含むゼロ化回路に接続される。比較
器の出力はこの発明の先行の実施例に関連して説明され
た態様で制御論理に接続される。

この発明のこの実施例の動作は積分および非積分ならび
に積分位相のチョップを有効にして、第３図の波形によ
って示される態様でエラーキャンセルを達成する。第３
図および第５図を参照すると、積分期間Ｔ２はスイッチ
Ｓ６．５１３Ａ、５１３ＢＳＳＩＯ１Ｓ８ＡおよびＳ８
Ｂか閉じられて開始される。他のすへてのスイッチは開
いている。この形状で、未知電圧はバッファ増幅器Ａ３
の非反転入力に入力され、次にスイッチＳ８Ａを介して
積分抵抗器ＲＩ　Ｎ　Ｔにおよびスイッチ８１３Ａおよ
び５１３Ｂを介して積分キャパシタＣＩＮＴに接続され
る。次に積分キャパシタは積分増幅器Ａ１の反転入力か
らスイッチ５１３Ａおよび３１３Ｂを介してその出力に
接続される。積分キャパシタＣＩＮＴは期間Ｔ２の間第
３図で示されるように充電する。このとき、信号または
未知電圧は電流が積分抵抗器ＲＩ　Ｎ　Ｔを通って第１
の方向に積分キャパシタＣ１Ｎ　７に流れるのを引き起
こす。積分増幅器Ａ１およびバッファ増幅器Ａ３のオフ
セット電圧は電流が第１の方向に流れるのを引き起こす
。決定されるべき信号によって引き起こされた合計電流
およびオフセット電圧は、第３図における期間Ｔ２の間
のランプの傾斜を決定する。キャパシタの充電サイクル
の中間点ＲＥＶでは、前に閉じられたスイッチＳ６、Ｓ
１０．５１３Ａおよび３１３Ｂは開き、スイッチＳ９、
Ｓ７および５１４Ａおよび５１４Ｂは閉じる。

この形状で配置される回路で、端子１２の未知電圧は増
幅器Ａ１の非反転入力に直接入力され、未知信号電流の
逆転を積分抵抗器ＲＩＮＴで引き起こす。しかしこの逆
転は未知信号電流に関して積分キャパシタＣ＋　Ｎ　Ｔ
によってわからないが、これはキャパシタの接続が増幅
器Ａ１に関して逆転されるからである。他方、増幅器オ
フセット電圧による電流は合計点Ｐで逆転されて、この
ようなオフセット電圧の影響は期間Ｔ２およびＴ３およ
びＴ、およびＴ７の間起こる積分サイクルの間にキャン
セルされる。期間Ｔ４およびＴ８の間のオフセット電圧
による電流の逆転は、前に説明したようにまた前述の等
式１ないし３て解析されたように２つのサイクルの結果
を合計することによってキャンセルされる。

比較器のゼロ化は期間Ｔ、の間スイッチＳ１５を閉じ、
スイッチ５１３Ａおよび３１３Ｂが閉じて、スイッチＳ
８Ａおよび３８Ｂが開いていると達成される。類似して
、保持期間Ｔ５はスイッチＳ８Ａおよび３８Ｂを開いて
、同時に３１６を閉じることによって影響されて、Ａ３
が閉ループ形状で維持される。

この発明の方法および装置は当業者にとって明らかであ
るように広範囲の応用で使用することができる。第６図
は簡単化された概略的形式でこの発明の改良されたＡ／
Ｄ変換器を使用したディジタル表示機器を示す。その図
を参照すると、ＩＭ傾斜積分器およびスイッチング配列
６０が見られ、測定するアナログ電圧ＶＩＮおよび基準
電圧ＶＲ［Ｆの接続を有する。積分器は比較器６２に出
力を与え、これはこの発明の先行の実施例に関連して説
明された態様で制御論理およびクロックユニット６４に
接続される。非積分サイクルの間に起こるクロックパル
スが少なくとも２つの連続サイクルの間カウントされて
、サンプルカウンタにストアされ、これらが次に例えば
譲受人の米国特許節４．５５６，８６７号で説明される
ように累算器６８で累算または合計される。累算器６８
はデコーグおよび数値デイスプレィ７０に対する入力を
５え、これはアナログ入力ＶＩＮの可視のディジタル態
様を発生させる。

前述から明らかなようにこの発明によって、エラー信号
がディジタル態様でなくされるまたは最小化される改良
された積分Ａ／Ｄ変換器および変換の方法が提１共され
る。

この発明はここの精神または本質的な特徴から逸脱する
ことなく他の特定の形で実施されることができる。した
がって本発明はすべての点に関して例示的であり、制限
するものではないと考えられ、この発明の範囲は前述の
説明よりもむしろ前掲の特許請求の範囲によって示され
、特許請求の範囲の等価の意味および範囲内に入るすべ
ての変更はこの中に含まれるものであることが意図され
る。

【図面の簡単な説明】

第１図は従来のオフセット修正回路を有する複傾斜アナ
ログ・ディジタル変換器の簡単な概略図である。 第２図はこの発明に従って構成されたオフセット修正回
路を有するＡ／Ｄ変換器の１つの実施例の概略図である
。 第３図は改良された変換器の動作を示す波形のグラフ図
である。 第４図はこの発明に従って構成されたＡ／Ｄ変換器の別
の好ましい実施例の概略図である。 第５図はこの発明に従って構成されたＡ／Ｄ変換器のさ
らなる好ましい実施例の概略図である。 第６図は数値的ディジタルデイスプレィを発生させる応
用におけるこの発明に従って構成されたＡ／Ｄ変換器の
簡単な図である。 図において１０は積分器演算増幅器、１２は積分スイッ
チ、１４は入力端子、１８は積分スイッチ、２２は比較
器、２４はゼロスイッチ、１６は制御論理およびクロッ
ク、３０は抵抗器、３２はスイッチ、３４はスイッチン
グアレイ、３６はスイッチングアレイ、５０はバス、５
２はフィードバックスイッチ、５４は保持スイッチ、６
０はスイッチングアレイ、６４は制御論理およびクロッ
クユニット、６８は累算器、７０はデコーダおよび数値
デイスプレィである。 特許用１（ｉｊ人　ジョン・フルーク・マニュファクチ
ャリング・カンパニー・

Claims (17)

【特許請求の範囲】
1. （１）積分アナログ・ディジタル変換器であって、 インピーダンス手段に結合される増幅器手段と、予め定
   められた期間に電流が前記インピーダンス手段に流れる
   ようにアナログ信号を前記増幅器手段に接続するための
   手段とを含み、前記インピーダンス手段にかかる電位が
   前記アナログ信号の値に依存して第１のレベルおよび第
   ２のレベルの間で変化するのを引き起こし、さらに 前記第１および第２のレベルの間の差の関数であるディ
   ジタル出力信号を与えるための手段を含み、 前記増幅器手段は与えられた予め定められた期間に前記
   第１および第２のレベルの間の差に影響を及ぼす増幅器
   オフセット電位がそこに関連しており、 前記予め定められた期間の部分の間前記インピーダンス
   手段に関して前記オフセット電位の相対極性を逆転する
   ためのスイッチング手段を含み、それが逆転される前記
   時間の部分の間の前記オフセット電位は、前記オフセッ
   ト電位が逆転されないときに前記第１および第２のレベ
   ルの間の前記差に影響を及ぼす方向と反対に前記第１お
   よび第２のレベルの間の前記差に影響を及ぼし、与えら
   れた予め定められた期間にわたる前記第１および第２の
   レベルにおける前記差の前記オフセット電位の正味影響
   は実質的にキャンセルされる、積分アナログ・ディジタ
   ル変換器。
2. （２）ディジタル出力信号を与える前記手段は、前記イ
   ンピーダンス手段にかかる電位を前記第２のレベルから
   前記第１のレベルに減じて前記電位を前記第２のレベル
   から前記第１のレベルに減じるのに必要な時間を表わす
   ディジタル信号表現を与えるための手段を含み、 前記増幅器オフセット電位は前記電位を前記第２から前
   記第１のレベルに減じる前記時間に影響を及ぼし、 前記スイッチング手段は、前記インピーダンス手段にか
   かる電位を前記第２のレベルから前記第１のレベルに減
   らす連続サイクルの間に前記インピーダンス手段に関し
   て前記オフセット電位の相対極性を逆転するための手段
   を含み、前記電位を前記第２から前記第１のレベルに減
   らす前記時間の前記オフセット電位の影響は、２つの連
   続サイクルの合計において実質的に自己キャンセルであ
   る、請求項１に記載の積分アナログ・ディジタル変換器
   。
3. （３）前記オフセット電位の相対極性が、前記インピー
   ダンス手段に関して逆転される間の前記予め定められた
   期間の部分は、前記予め定められた期間の実質的に２分
   の１と等しい、請求項１に記載の変換器。
4. （４）前記インピーダンス手段にかかる電位が、前記予
   め定められた期間の第１の部分の間は第１の割合で、ま
   た前記予め定められた期間の残りの間は第２の異なる割
   合で増加する、請求項１に記載の変換器。
5. （５）前記インピーダンス手段にかかる電位が、第１の
   サイクルの間に第１の割合で前記第２のレベルから前記
   第１のレベルに減じられかつ第２のサイクルの間に第２
   の異なる割合で減じられ、その間前記オフセット電位の
   前記相対極性はインピーダンスに関して前記電位が前記
   第２から前記第１のレベルに減じられる間に逆転される
   、請求項２に記載の変換器。
6. （６）前記インピーダンス手段に関して前記電位の相対
   極性を逆転するための前記手段は、前記増幅器手段への
   入力接続を逆転するためのスイッチング手段と、前記予
   め定められた期間の前記部分の間に前記増幅器手段の出
   力を反転する手段とを含む、請求項１に記載の装置。
7. （７）前記増幅器手段がバッファ増幅器手段および積分
   増幅器手段を含み、前記インピーダンス手段は前記積分
   増幅器手段の入力およびその出力にわたって接続され、
   抵抗器手段は前記積分増幅器手段の前記入力および前記
   バッファ増幅器手段の出力の間に接続され、前記スイッ
   チング手段は前記予め定められた期間の前記部分の間に
   前記バッファ増幅器手段および前記積分増幅器手段を交
   換するための手段を含む、請求項１に記載の変換器。
8. （８）前記増幅器手段はバッファ増幅器手段および積分
   増幅器手段を含み、前記インピーダンス手段は前記積分
   増幅器手段の入力からまた前記積分増幅器手段の出力に
   接続され、抵抗器手段が前記バッファ増幅器手段および
   前記インピーダンス手段の出力の間に接続され、前記ス
   イッチング手段は前記予め定められた期間の前記部分の
   間に前記積分増幅器手段の前記入力および出力に対する
   前記インピーダンス手段の接続を逆転する手段を含む、
   請求項１に記載の変換器。
9. （９）前記インピーダンス手段に接続され、前記インピ
   ーダンスにかかる電位が前記第２のレベルから予め定め
   られたレベルに減じられたときに出力信号を与えるため
   の比較器手段と、前記予め定められた期間の開始の前に
   前記比較器手段をゼロ化する手段とを含む、請求項１に
   記載の変換器。
10. （１０）前記ディジタル出力信号を与えるために前記イ
    ンピーダンス手段にかかる電位を前記第２から前記第１
    のレベルに減らす連続サイクルを合計するための手段を
    含む、請求項２に記載の変換器。
11. （１１）積分アナログ・ディジタル変換器であって、 キャパシタ手段に結合される増幅器手段と、アナログ信
    号入力手段と、制御手段とを含み、（ａ）第１の予め定
    められた期間の間に前記アナログ信号入力手段を前記キ
    ャパシタ手段に接続して前記キャパシタ手段を充電させ
    る第１の電流を起こし、前記第１の電流は前記アナログ
    信号のレベルおよび前記増幅器手段のエラー信号のレベ
    ルの関数であり、さらに （ｂ）第２の予め定められた期間の間に前記アナログ信
    号入力手段を前記キャパシタ手段に接続して前記キャパ
    シタ手段を充電させる第２の異なる電流を起こし、前記
    第２の電流は前記アナログ信号のレベルと前記増幅器手
    段のエラー信号のレベルの反転の関数であり、第１およ
    び第２の期間にわたる平均充電電流は前記エラー信号の
    レベルによって実質的に影響されない前記アナログ信号
    のレベルの関数であり、前記平均充電電流の関数である
    ディジタル出力信号を与えるための手段を含む、積分ア
    ナログ・ディジタル変換器。
12. （１２）ディジタル出力信号を与えるための前記手段は
    、前記制御手段に応答して前記第１および第２の予め定
    められた期間の終わりに前記キャパシタ手段を放電させ
    る手段を含み、 前記キャパシタ手段は前記キャパシタの充電およびエラ
    ー信号の前記レベルの関数である割合で放電し、 前記制御手段は前記キャパシタ手段の充電および放電の
    少なくとも２つのサイクルを引き起こす影響があり、か
    つ前記キャパシタ手段が２つの連続サイクルの第１にお
    いて第１の電流で放電させ、２つの連続サイクルの前記
    第１に続く第２のサイクルにおいて第２の異なる電流で
    放電させ、第１の電流は前記キャパシタ手段の充電およ
    び前記エラー信号のレベルの関数であり、第２の電流は
    前記キャパシタ手段の充電および前記エラー信号のレベ
    ルの反転の関数であり、前記ディジタル出力手段は前記
    エラー信号のレベルによって実質的に影響されない前記
    キャパシタの充電の関数であるディジタル信号を与える
    、請求項１１に記載の積分アナログ・ディジタル変換器
    。
13. （１３）複傾斜アナログ・ディジタル変換器であって、 キャパシタ手段に結合される増幅器手段と、アナログ信
    号を前記増幅器手段に接続するための手段とを含み、前
    記キャパシタ手段を予め定められた期間充電するために
    前記アナログ信号のレベルの関数である電流を起こし、 基準信号を前記増幅器手段に接続するための手段を含み
    、前記予め定められた期間の間に前記キャパシタによっ
    てストアされる電荷の関数である期間に前記キャパシタ
    手段を放電させる定電流を起こし、 前記増幅器手段はそれと関連するオフセット電位を有し
    、前記オフセット電位は前記充電電流および前記放電電
    流に影響を及ぼし、 前記キャパシタ手段の充電の間に充電電流の前記オフセ
    ット電位の影響の方向を逆転するスイッチング手段を含
    み、キャパシタ手段が前記期間の１つの部分の間により
    高い割合で充電され、前記期間の第２の部分の間に第２
    のより低い割合で充電され、平均充電電流は前記オフセ
    ット電位によって実質的に影響されず、前記予め定めら
    れた期間の間に前記キャパシタ手段による前記電荷の関
    数であるディジタル出力信号を与えるための手段とを含
    む、複傾斜アナログ・ディジタル変換器。
14. （１４）前記スイツチング手段は放電の連続サイクルの
    間に前記キャパシタ手段の放電電流の前記オフセット電
    位の影響の方向を逆転させる手段を含み、前記キャパシ
    タ手段の連続放電サイクルの平均放電電流は前記オフセ
    ット電位によつて実質的に影響されない、請求項１３に
    記載の複傾斜アナログ・ディジタル変換器。
15. （１５）前記スイッチング手段は、連続放電サイクルの
    間に前記キャパシタ手段を放電するために期間の合計で
    前記オフセット電位の影響の方向を逆転させる手段を含
    む、請求項１３に記載の複傾斜アナログ・ディジタル変
    換器。
16. （１６）アナログ・ディジタル変換の方法であって、 アナログ信号のレベルとエラー信号のレベルの関数であ
    る電流で予め定められた期間の実質的に２分の１の間キ
    ャパシタを充電するステップと、前記キャパシタが前記
    エラー信号のレベルによって実質的に影響されない前記
    アナログ信号の前記レベルの関数である充電レベルに達
    するように、前記アナログ信号の前記レベルおよび前記
    エラー信号のレベルの反転の関数である電流で前記予め
    定められた期間の残りの間前記キャパシタを充電するス
    テップと、 基準電圧の関数である割合で前記キャパシタを充電する
    ステップと、 前記キャパシタを放電するのに必要な時間の関数である
    ディジタル信号を発生させるステップとを含む、方法。
17. （１７）アナログ・ディジタル変換の方法であって、 アナログ信号のレベルとエラー信号のレベルの関数であ
    る電流で第１の予め定められた期間の実質的に２分の１
    の間キャパシタを充電するステップと、 前記キャパシタが前記エラー信号のレベルによって実質
    的に影響されない前記アナログ信号の前記レベルの関数
    である充電レベルに達するように、前記アナログ信号の
    前記レベルおよび前記エラー信号のレベルの反転の関数
    である電流で前記予め定められた第１の期間の残りの間
    前記キャパシタを充電するステップと、 基準電圧および前記エラー信号のレベルの関数である放
    電の第１の割合で前記キャパシタを放電するステップと
    、 前記アナログ信号のレベルおよび前記エラー信号のレベ
    ルの関数である電流で予め定められた第２の期間の実質
    的に２分の１の間前記キャパシタを充電するステップと
    、 前記エラー信号によって実質的に影響されない前記アナ
    ログ信号の前記レベルの関数である充電レベルに前記キ
    ャパシタが達成するように、前記アナログ信号の前記レ
    ベルおよび前記エラー信号のレベルの反転の関数である
    電流で前記予め定められた第２の期間の残りの間前記キ
    ャパシタを充電するステップと、 前記基準電圧および前記エラー信号のレベルの反転の関
    数である放電の第２の割合で前記キャパシタを放電する
    ステップと、 前記キャパシタを前記第１のおよび第２の期間放電する
    のに必要な時間の関数であるディジタル信号を発生させ
    るステップとを含む、方法。