JPH02271742A - データ通信方式 - Google Patents
データ通信方式Info
- Publication number
- JPH02271742A JPH02271742A JP9342189A JP9342189A JPH02271742A JP H02271742 A JPH02271742 A JP H02271742A JP 9342189 A JP9342189 A JP 9342189A JP 9342189 A JP9342189 A JP 9342189A JP H02271742 A JPH02271742 A JP H02271742A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control signal
- data
- call control
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信方式に関し、特にデジタルデータ通
信網におけるデータ通信方式に関する。
信網におけるデータ通信方式に関する。
従来、この種のデータ通信方式においては、呼制御用の
データチャネル内に割り当てられた個別信号ビットとは
別に、データチャネル内の少なくとも１ビットを用いて
データ制御信号を伝送する構成となっていた。
データチャネル内に割り当てられた個別信号ビットとは
別に、データチャネル内の少なくとも１ビットを用いて
データ制御信号を伝送する構成となっていた。
上述した従来のデータ通信方式は、各チャネルに割り当
てられたビット列のうち、１ビットを゛呼制御信号に使
用し、また少なくとも別の１ビットをデータ制御信号用
に使用している。一般的にデータ制御信号の変化はデー
タ信号の変化に比べ大幅に少なく、また呼制御信号も同
様に低速度での伝送が可能である。
てられたビット列のうち、１ビットを゛呼制御信号に使
用し、また少なくとも別の１ビットをデータ制御信号用
に使用している。一般的にデータ制御信号の変化はデー
タ信号の変化に比べ大幅に少なく、また呼制御信号も同
様に低速度での伝送が可能である。
従ってこれら低速の制御信号にそれぞれ１ビットを割り
当てる従来のデータ通信方式では、デジタル伝送路の使
用効率が低くなり、かつ扱えるデータの伝送速度も制御
信号分低下するという欠点がある。
当てる従来のデータ通信方式では、デジタル伝送路の使
用効率が低くなり、かつ扱えるデータの伝送速度も制御
信号分低下するという欠点がある。
本発明のデータ通信方式は、デジタル伝送路で結んだ複
数の交換機間でデータ通信を行うデジタルデータ通信網
において、前記各交換機はデータを透過的に伝送するデ
ータチャネルと呼制御信号を前記データチャネル内の１
ビットの個別信号ビットを用いて伝送するデジタルイン
タフェース装置を有し、このデジタルインタフェース装
置はデータ通信におけるデータ制御信号と前記呼制御信
号とを時分割多重化する多重化手段と、この多重化手段
による多重化信号を前記個別信号ビットに送出する送出
手段と、前記個別信号ビットの信号からデータ制御信号
と呼制御信号とを分離する分離手段とを備えることを特
徴とする。
数の交換機間でデータ通信を行うデジタルデータ通信網
において、前記各交換機はデータを透過的に伝送するデ
ータチャネルと呼制御信号を前記データチャネル内の１
ビットの個別信号ビットを用いて伝送するデジタルイン
タフェース装置を有し、このデジタルインタフェース装
置はデータ通信におけるデータ制御信号と前記呼制御信
号とを時分割多重化する多重化手段と、この多重化手段
による多重化信号を前記個別信号ビットに送出する送出
手段と、前記個別信号ビットの信号からデータ制御信号
と呼制御信号とを分離する分離手段とを備えることを特
徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すデジタルインタフェー
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。
第２図（ａ）において１フレームは１つのフレーム信号
ビット（以下Ｆ）と、２４のデータチャネル（以下ＤＣ
ＨＯ，〜ＤＣＨ２３）とから構成されている。各ＤＣＨ
（例えばＤＣＨ２）は１ビットの個別信号ビットｂｏと
７ビットのデータ信号ビットＥ）１＋〜ｂ、とからなり
、呼制御信号等を送受するため６個のフレームを集めて
１マルチフレーム（第１のマルチフレーム）を構成する
。
ビット（以下Ｆ）と、２４のデータチャネル（以下ＤＣ
ＨＯ，〜ＤＣＨ２３）とから構成されている。各ＤＣＨ
（例えばＤＣＨ２）は１ビットの個別信号ビットｂｏと
７ビットのデータ信号ビットＥ）１＋〜ｂ、とからなり
、呼制御信号等を送受するため６個のフレームを集めて
１マルチフレーム（第１のマルチフレーム）を構成する
。
つまり、第１のマルチフレームでは６フレームにつき１
ビットの個別信号ビットとして１つだけの個別信号ビッ
トｂ、を使用する。また、第２図（ｂ）に示すように４
個の第１のマルチフレームＡ。
ビットの個別信号ビットとして１つだけの個別信号ビッ
トｂ、を使用する。また、第２図（ｂ）に示すように４
個の第１のマルチフレームＡ。
Ｂ、Ｃ，Ｄを一組にして第２のマルチフレームを構成し
ている。なお第２のマルチフレームでは第１のマルチフ
レームＡ、Ｂ、Ｃの１個別信号ビットｂｏを呼制御信号
に割り当て、第１のマルチフレームＤの１個別信号ビッ
トｂｏをデータ制御信号に割り当てる。この割当て方法
は、マルチフレーム構成を変えることにより任意に設定
することができ、また他の複数の信号を更に多重化する
ことも可能である。
ている。なお第２のマルチフレームでは第１のマルチフ
レームＡ、Ｂ、Ｃの１個別信号ビットｂｏを呼制御信号
に割り当て、第１のマルチフレームＤの１個別信号ビッ
トｂｏをデータ制御信号に割り当てる。この割当て方法
は、マルチフレーム構成を変えることにより任意に設定
することができ、また他の複数の信号を更に多重化する
ことも可能である。
次に、第１図において本実施例におけるデジタルインタ
フェース装置はドライバ（以下ＤＲＶ）１と、多重化回
路（以下ＭＵＸ）２．３と、呼制御信号記憶回路（以下
ＭＣ）４と、データ制御信号記憶回路（以下ＭＤ）５と
、制御装置（以下ＣＴＬ）６と、データ制御信号受信バ
ッファ（以下ＢＤ）７と、呼制御信号受信バッファ（以
下ＢＣ）８と、展開回路（以下ＤＭＸ）９．１０と、レ
シーバ（以下ＲＣＶ）１１と、タイミング発生回路（以
下ＴＭＧ）１２とを備えており、ＣＴＬ６及び７ＭＧ１
２により各回路を制御する。
フェース装置はドライバ（以下ＤＲＶ）１と、多重化回
路（以下ＭＵＸ）２．３と、呼制御信号記憶回路（以下
ＭＣ）４と、データ制御信号記憶回路（以下ＭＤ）５と
、制御装置（以下ＣＴＬ）６と、データ制御信号受信バ
ッファ（以下ＢＤ）７と、呼制御信号受信バッファ（以
下ＢＣ）８と、展開回路（以下ＤＭＸ）９．１０と、レ
シーバ（以下ＲＣＶ）１１と、タイミング発生回路（以
下ＴＭＧ）１２とを備えており、ＣＴＬ６及び７ＭＧ１
２により各回路を制御する。
続いて本実施例の動作について説明する。
交換機からデジタル伝送路に出る方向の動作は次のよう
になる。データ制御信号及び呼制御信号は、交換機本体
とのＣＰＵバス１５を介してＣＴＬ６に送られてくる。
になる。データ制御信号及び呼制御信号は、交換機本体
とのＣＰＵバス１５を介してＣＴＬ６に送られてくる。
ＣＴＬ６は送られてきた情報をそれぞれＭＤ５及びＭＣ
４に記憶する。第１のＭＵＸ３は第２のマルチフレーム
を作成するために使用され、７ＭＧ１２からの信号に従
ってＭＣ４及びＭＤ５から信号を読み出して時分割多重
化を行い、個別信号ビットを作成する。第２のＭＵＸ２
は交換機からの入力データ信号１３とＭＵＸ３からの信
号の多重化を行い、６フレーム毎に１個別信号ビットｂ
ｏを含む第１のマルチフレームを作成する。ＭＵＸ２か
らの信号はＤＲＶＩを介してデジタル伝送路１４に送出
される。
４に記憶する。第１のＭＵＸ３は第２のマルチフレーム
を作成するために使用され、７ＭＧ１２からの信号に従
ってＭＣ４及びＭＤ５から信号を読み出して時分割多重
化を行い、個別信号ビットを作成する。第２のＭＵＸ２
は交換機からの入力データ信号１３とＭＵＸ３からの信
号の多重化を行い、６フレーム毎に１個別信号ビットｂ
ｏを含む第１のマルチフレームを作成する。ＭＵＸ２か
らの信号はＤＲＶＩを介してデジタル伝送路１４に送出
される。
一方デジタル伝送路１６からの信号はＲＣＶｌｌにてユ
ニポーラ信号に変換され、第１のＤＭＸｌｏによって各
チャネルの信号はデータチャネル信号と個別信号ビット
に分離される。分離されたデータチャネル信号は出力デ
ータ信号１７として交換機に送出され、また個別信号ビ
ットは第２のＤＭＸ９によってデータ制御信号と呼制御
信号とに分離され、それぞれＢＤ７とＢＣ８に記憶され
る。ＣＴＬ６はＢＤ７とＢＣ８がらデータ制御信号と呼
制御信号を読み出してＣＰＵバス１５を介して交換機の
制御装置（図示省略）に送出する。
ニポーラ信号に変換され、第１のＤＭＸｌｏによって各
チャネルの信号はデータチャネル信号と個別信号ビット
に分離される。分離されたデータチャネル信号は出力デ
ータ信号１７として交換機に送出され、また個別信号ビ
ットは第２のＤＭＸ９によってデータ制御信号と呼制御
信号とに分離され、それぞれＢＤ７とＢＣ８に記憶され
る。ＣＴＬ６はＢＤ７とＢＣ８がらデータ制御信号と呼
制御信号を読み出してＣＰＵバス１５を介して交換機の
制御装置（図示省略）に送出する。
呼の設定はＣＴＬ６の指示により、ＭＣ４を起動して発
信信号１選択信号を送出する。まな被呼側交換機におい
ては、ＣＴＬ６が発呼側交換機からの呼制御信号をＢＣ
８を介して読み出し、着信。
信信号１選択信号を送出する。まな被呼側交換機におい
ては、ＣＴＬ６が発呼側交換機からの呼制御信号をＢＣ
８を介して読み出し、着信。
選択信号等の呼制御情報を交換機本体に知らせ、内線デ
ータ加入者に接続する。また交換機の内線データ加入者
からのデータ制御情報は、同様にＣＰＵバス１５を介し
てＣＴＬ６に送られ、ＭＤ５゜ＭＵＸ３，２．ＤＲＶＩ
を介してデジタル伝送路１４に送出される。対局ではＲ
ＣＶｌｌ、ＤＭＸｌｏ、９．ＢＤ７を介してＣＴＬ６に
到着し、ＣＴＬ６はＣＰＵバス１５を介して交換機の制
御装置へ送出し、対局の内線データ加入者に伝送される
。
ータ加入者に接続する。また交換機の内線データ加入者
からのデータ制御情報は、同様にＣＰＵバス１５を介し
てＣＴＬ６に送られ、ＭＤ５゜ＭＵＸ３，２．ＤＲＶＩ
を介してデジタル伝送路１４に送出される。対局ではＲ
ＣＶｌｌ、ＤＭＸｌｏ、９．ＢＤ７を介してＣＴＬ６に
到着し、ＣＴＬ６はＣＰＵバス１５を介して交換機の制
御装置へ送出し、対局の内線データ加入者に伝送される
。
なお、本実施例においては被制御信号、データ制御信号
の制御及び読取りをＣＴＬ６によって行っているが、こ
の信号を交換機内部にあらかじめ定めたタイムスロット
上に乗せて制御することも同様に可能である。
の制御及び読取りをＣＴＬ６によって行っているが、こ
の信号を交換機内部にあらかじめ定めたタイムスロット
上に乗せて制御することも同様に可能である。
以上説明したように本発明は、各局に備えるデジタルイ
ンタフェース装置の個別信号ビットを呼制御信号とデー
タ制御信号で時分割多重使用することにより、デジタル
伝送路の使用効率を高め、また割り当てられたデータチ
ャネル内で、より高速のデータを扱えるという効果があ
る。
ンタフェース装置の個別信号ビットを呼制御信号とデー
タ制御信号で時分割多重使用することにより、デジタル
伝送路の使用効率を高め、また割り当てられたデータチ
ャネル内で、より高速のデータを扱えるという効果があ
る。
第１図は本発明の一実施例を示すデジタルインタフェー
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。 １・・・ドライバ（ＤＲＶ）、２．３・・・多重化回路
（ＭＵＸ）、４・・・呼制御信号記憶回路（ＭＣ）、５
・・・データ制御信号記憶回路（ＭＤ）、６・・・制御
装置（ＣＴＬ）、７・・・データ制御信号受信バッファ
（ＢＤ）、８・・・呼制御信号受信バッファ（ＢＣ）、
９．１０・・・展開回路（ＤＭＸ）、１１・・・レシー
バ（ＲＣＶ）、１２・・・タイミング発生回路（ＴＭＧ
） 、１３・・・入力データ信号、１４．１６・・・デ
ジタル伝送路、１５・・・ＣＰＵバス、１７・・・出力
データ信号。 本込ｏ−、仝瓜（転）會
ス装置のブロック図、第２図は第１図におけるデジタル
インタフェース装置で使用されるフレームの一例を示す
フレーム構成図である。 １・・・ドライバ（ＤＲＶ）、２．３・・・多重化回路
（ＭＵＸ）、４・・・呼制御信号記憶回路（ＭＣ）、５
・・・データ制御信号記憶回路（ＭＤ）、６・・・制御
装置（ＣＴＬ）、７・・・データ制御信号受信バッファ
（ＢＤ）、８・・・呼制御信号受信バッファ（ＢＣ）、
９．１０・・・展開回路（ＤＭＸ）、１１・・・レシー
バ（ＲＣＶ）、１２・・・タイミング発生回路（ＴＭＧ
） 、１３・・・入力データ信号、１４．１６・・・デ
ジタル伝送路、１５・・・ＣＰＵバス、１７・・・出力
データ信号。 本込ｏ−、仝瓜（転）會
Claims (1)
- デジタル伝送路で結んだ複数の交換機間でデータ通信を
行うデジタルデータ通信網において、前記各交換機はデ
ータを透過的に伝送するデータチャネルと呼制御信号を
前記データチャネル内の１ビットの個別信号ビットを用
いて伝送するデジタルインタフェース装置を有し、この
デジタルインタフェース装置はデータ通信におけるデー
タ制御信号と前記呼制御信号とを時分割多重化する多重
化手段と、この多重化手段による多重化信号を前記個別
信号ビットに送出する送出手段と、前記個別信号ビット
の信号からデータ制御信号と呼制御信号とを分離する分
離手段とを備えることを特徴とするデータ通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342189A JPH02271742A (ja) | 1989-04-12 | 1989-04-12 | データ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342189A JPH02271742A (ja) | 1989-04-12 | 1989-04-12 | データ通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271742A true JPH02271742A (ja) | 1990-11-06 |
Family
ID=14081837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9342189A Pending JPH02271742A (ja) | 1989-04-12 | 1989-04-12 | データ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271742A (ja) |
-
1989
- 1989-04-12 JP JP9342189A patent/JPH02271742A/ja active Pending
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