JPH02272623A - デイスプレイ装置 - Google Patents
デイスプレイ装置Info
- Publication number
- JPH02272623A JPH02272623A JP9482689A JP9482689A JPH02272623A JP H02272623 A JPH02272623 A JP H02272623A JP 9482689 A JP9482689 A JP 9482689A JP 9482689 A JP9482689 A JP 9482689A JP H02272623 A JPH02272623 A JP H02272623A
- Authority
- JP
- Japan
- Prior art keywords
- background
- pattern
- frame memory
- crt
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用範囲〕
この発明は、モノクロＣＲＴを使用して図形等を表示す
るディスプレイ装置に関する。
るディスプレイ装置に関する。
通常、この種のディスプレイ装置では１図形パターンを
記憶するためのフレームメモリを１プレーン有しており
、ＣＲ７画面上に表示される図形パターンの１ドツトを
フレームメモリの１ビツトに対応させて記憶し、１ビツ
トの“０”、“１”を明暗の２階調としてＣＲＴに表示
している。
記憶するためのフレームメモリを１プレーン有しており
、ＣＲ７画面上に表示される図形パターンの１ドツトを
フレームメモリの１ビツトに対応させて記憶し、１ビツ
トの“０”、“１”を明暗の２階調としてＣＲＴに表示
している。
第３図は従来のディスプレイ装置を示すブロック図であ
り、同図において（１）は本装置の制御を司るＣＰＵ、
（２）はｃ ｐ ｕ （ｔ）により描画された図形パタ
ーンの１ドツトを１ビツトとして記憶し、かつＣＲＴ画
面の分解能と等しい記憶容量を有し。
り、同図において（１）は本装置の制御を司るＣＰＵ、
（２）はｃ ｐ ｕ （ｔ）により描画された図形パタ
ーンの１ドツトを１ビツトとして記憶し、かつＣＲＴ画
面の分解能と等しい記憶容量を有し。
さらにＣＲＴの表示タイミングに同期して読み出し動作
を行うフレームメモリ、（３）は前記７ Ｌ／−ムメモ
リ（２）から図示していない表示タイミングで読み出さ
れたドツト情報を直列のビデオ信号に変換する並直列変
換回路、（４）はＣＲＴである。
を行うフレームメモリ、（３）は前記７ Ｌ／−ムメモ
リ（２）から図示していない表示タイミングで読み出さ
れたドツト情報を直列のビデオ信号に変換する並直列変
換回路、（４）はＣＲＴである。
このような構成においてＣＲ７画面上で背景を白で表示
したい場合には、フレームメモリ（２）の全記憶領域に
“Ｉ”を書き込み２図形パターンのドツトに対応するビ
ットは“０”を書き込む。この結果、白の背景に黒の図
形パターンをＣＲＴ画面に表示させることができる。こ
の他、背景を中間色の灰色で表示したい場合には９例え
ば水平方向と垂直方向に１ドツト毎に“ｌ”を書き込む
ことで擬似的に灰色でＣＲＴ画面上に表示させることも
可能である。
したい場合には、フレームメモリ（２）の全記憶領域に
“Ｉ”を書き込み２図形パターンのドツトに対応するビ
ットは“０”を書き込む。この結果、白の背景に黒の図
形パターンをＣＲＴ画面に表示させることができる。こ
の他、背景を中間色の灰色で表示したい場合には９例え
ば水平方向と垂直方向に１ドツト毎に“ｌ”を書き込む
ことで擬似的に灰色でＣＲＴ画面上に表示させることも
可能である。
従来のディスプレイ装置は以上のように構成されている
ので、背景を表示させるためにはフレームメモリ（２）
の全記憶領域を背景パターンで書き変えねばならず、多
くの処理時間を要し、このためオペレータの好みに応じ
て瞬時に背景色を変えることは不可能であった。
ので、背景を表示させるためにはフレームメモリ（２）
の全記憶領域を背景パターンで書き変えねばならず、多
くの処理時間を要し、このためオペレータの好みに応じ
て瞬時に背景色を変えることは不可能であった。
この発明は上記のような問題点を解消するためになされ
たもので、あらかじめ設定された任意の背景色を選べる
ようにし、オペレータの好みに応じて瞬時に表示できる
ディスプレイ装置を得ることを目的とする。
たもので、あらかじめ設定された任意の背景色を選べる
ようにし、オペレータの好みに応じて瞬時に表示できる
ディスプレイ装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係るディスプレイ装置は、複数の背景パター
ンを記憶する背景パターン発生器を用い背景パターン発
生器から所望のパターンとフレームメモリの出力とを合
成してビデオ信号を発生させるようにしたものである。
ンを記憶する背景パターン発生器を用い背景パターン発
生器から所望のパターンとフレームメモリの出力とを合
成してビデオ信号を発生させるようにしたものである。
この発明におけるディスプレイ装置は、背景パターン発
生器から所望のパターンを選ぶことにより、フレームメ
モリの内容を書き換えることなく背景を表示させること
ができる。
生器から所望のパターンを選ぶことにより、フレームメ
モリの内容を書き換えることなく背景を表示させること
ができる。
以下、この発明の一実施例を図により説明する第１図に
おいて、（Ｉ）はＣＰＵ、（２）はフレームメモ！Ｊ、
（３）は並直列変換回路、（４）はＣＲＴで、上記（１
）〜（４）は第３図と同一、（５）はＣＰ Ｕ （１）
の制御により設定される２ビッ−トの背景選択レジスタ
であり選択信号ＣＯとＣＩを出力する。（６）は第２図
に示す４種のパターンを記憶し、かつ面記背景選択レジ
スタ（５）の出力である選択信号ＣＯとＣＩにより１種
類のパターンが選択されて、第一図に図示していないタ
イミング発生回路より供給されるラインアドレスＲＯ〜
Ｒ２により当該ラインのドツト列を出力する背景パター
ン発生器、（７）は前記背景パターン発生器（６）のパ
ターン出力を直列のビデオ信号に変換する並直列変換回
路、（８）は並直列変換回路（３）の出力と並直列変換
回路（７）のの出力を合成してＣＲＴ （４）へ供給す
るＯＲ回路である。
おいて、（Ｉ）はＣＰＵ、（２）はフレームメモ！Ｊ、
（３）は並直列変換回路、（４）はＣＲＴで、上記（１
）〜（４）は第３図と同一、（５）はＣＰ Ｕ （１）
の制御により設定される２ビッ−トの背景選択レジスタ
であり選択信号ＣＯとＣＩを出力する。（６）は第２図
に示す４種のパターンを記憶し、かつ面記背景選択レジ
スタ（５）の出力である選択信号ＣＯとＣＩにより１種
類のパターンが選択されて、第一図に図示していないタ
イミング発生回路より供給されるラインアドレスＲＯ〜
Ｒ２により当該ラインのドツト列を出力する背景パター
ン発生器、（７）は前記背景パターン発生器（６）のパ
ターン出力を直列のビデオ信号に変換する並直列変換回
路、（８）は並直列変換回路（３）の出力と並直列変換
回路（７）のの出力を合成してＣＲＴ （４）へ供給す
るＯＲ回路である。
次に上記構成に基づ（本実施例装置の動作について説明
する。
する。
第２図は第１図の背景パターン発生器（６）の動作原理
を説明した図である。同図で示すように本実施例装置の
背景パターン発生器（６）にはＰＯ〜Ｐ３の４種類の背
景パターンが記憶されている。
を説明した図である。同図で示すように本実施例装置の
背景パターン発生器（６）にはＰＯ〜Ｐ３の４種類の背
景パターンが記憶されている。
第１図に示す背景パターン選択レジスタ（５）の出力Ｃ
Ｏ及びＣＩの組み合わせにより第２図のＰＯ〜Ｐ３の内
１種類が選択される。第２図に示すＲＯ〜Ｒ２はライン
アドレスでありＣＲＴのラインアドレス下位３ビツトを
示しており、この値により選択された背景パターンの内
のドツト列が出力される。
Ｏ及びＣＩの組み合わせにより第２図のＰＯ〜Ｐ３の内
１種類が選択される。第２図に示すＲＯ〜Ｒ２はライン
アドレスでありＣＲＴのラインアドレス下位３ビツトを
示しており、この値により選択された背景パターンの内
のドツト列が出力される。
例えば、背景を表示したくない場合は、ＣＰＵ（１）か
ら背景パターン選択レジスタのＣＯとＣ１に“０”を設
定する。ＣＯ−“０”、ＣＩ−“０″の時は背景パター
ン発生器は第２図に示すＰＯのパターンを選ぶから、背
景は表示されない。今度はＣＰＵ（１）から背景パター
ン選択レジスタにＣＯ−“１″。
ら背景パターン選択レジスタのＣＯとＣ１に“０”を設
定する。ＣＯ−“０”、ＣＩ−“０″の時は背景パター
ン発生器は第２図に示すＰＯのパターンを選ぶから、背
景は表示されない。今度はＣＰＵ（１）から背景パター
ン選択レジスタにＣＯ−“１″。
Ｃ１−“ビを設定すると、背景パターン発生器（６）か
らＰ３のパターンが読み出されて、ＣＲＴ画面上にＰ３
のパターンがフレームメモリ（２）の描画パターンとＯ
Ｒ回路（８）で合成されてＣＲＴ （４）に表示される
。
らＰ３のパターンが読み出されて、ＣＲＴ画面上にＰ３
のパターンがフレームメモリ（２）の描画パターンとＯ
Ｒ回路（８）で合成されてＣＲＴ （４）に表示される
。
〔発明の効果〕
以上のように、この発明によれば、背景パターン発生器
から背景パターンを選択して読み出してＣＲＴに表示さ
せるように構成したので、瞬時に背景を変更することが
できる等の効果がある。
から背景パターンを選択して読み出してＣＲＴに表示さ
せるように構成したので、瞬時に背景を変更することが
できる等の効果がある。
第１図はこの発明の一実施例に係るディスプレイ装置の
ブロック図、第２図はこの発明の一実施例に係るディス
プレイ装置の動作を説明する図。 第３図は従来のディスプレイ装置のプロ・ツク図。 図中、（１）はＣＰＵ、（２）はフレームメモリ、（３
）と（７）は並直列変換回路、（４）はＣＲＴ 、、（
５）ｉ；を背景選択レジスタ、（６）は背景パターン発
生器、（８）はＯＲ回路である
ブロック図、第２図はこの発明の一実施例に係るディス
プレイ装置の動作を説明する図。 第３図は従来のディスプレイ装置のプロ・ツク図。 図中、（１）はＣＰＵ、（２）はフレームメモリ、（３
）と（７）は並直列変換回路、（４）はＣＲＴ 、、（
５）ｉ；を背景選択レジスタ、（６）は背景パターン発
生器、（８）はＯＲ回路である
Claims (1)
- 中央演算処理手段と、図形等をドットイメージで記憶、
更新できかつ読み出し手段を有するフレームメモリと、
前記中央演算処理手段により制御される背景選択レジス
タと、前記背景選択レジスタにより選択された所定のド
ットパターンを発生する背景パターン発生器と、前記フ
レームメモリの出力及び背景パターン発生器の出力を合
成しビデオ信号に変換する手段とを備えたことを特徴と
するディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9482689A JPH02272623A (ja) | 1989-04-14 | 1989-04-14 | デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9482689A JPH02272623A (ja) | 1989-04-14 | 1989-04-14 | デイスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02272623A true JPH02272623A (ja) | 1990-11-07 |
Family
ID=14120859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9482689A Pending JPH02272623A (ja) | 1989-04-14 | 1989-04-14 | デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02272623A (ja) |
-
1989
- 1989-04-14 JP JP9482689A patent/JPH02272623A/ja active Pending
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