JPH02273399A - 半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体本体の表面に形成したｓｐｓタイプの
電荷結合メモリデバイスを有している半導体デバイスで
あってニ 一連の電荷蓄積位置を具え、これらの各位置にデータを
電荷パケットの形態で蓄積させることのできる直列入力
レジスタと； 前記直列入力レジスタに結合され、且つ多数の隣接する
並列レジスタを具え、これらの各レジスタが前記直列入
力レジスタの電荷蓄積位置の１つに対応する並列レジス
タ段と； クロックラインを経てクロック電圧を供給するクロック
電圧源に接続したクロック電極系であって、前記クロッ
ク電圧が第１レベルとを有し、該第ルベルでは半導体本
体がそれに誘起される電位ウェルを有し、このウェルに
は電荷を蓄積させることができ、又前記第２レベルでは
電荷を隣りの電荷蓄積位置に押しやるクロック電極系と
； 前記直列入力レジスタに直列で、入力ダイオードとサン
プリング電極とを具えている入力段であって、前記サン
プリング電極が、前記入力ダイオードと前記直列入力レ
ジスタの第１の電荷蓄積位置との間に位置し、クロック
ラインの１つを介して前記直列入力レジスタの他のクロ
ック電極に接続され、且つ半導体本体に電位ウェルを誘
起させることができ、該電位ウェルには前記入力ダイオ
ードによってデータ供給を表わす電荷パケットを形成し
得るようにする入力段と１ 前記入力段によって電荷パケットに変換されるデータを
供給する信号供給手段； とを具えている半導体デバイスに関するものである。

（従来の技術） このタイプのデバイスは、例えばハウズ（Ｈｏｗｅｓ）
及びモーガン（Ｍｏｒｇａｎ）により編集された’Ｃｈ
ａｒｇｅＣｏｕｐｌｅｄ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｓ
ｙｓｔｅｍｓ”　（Ｊｏｈｎ　Ｗｉｌｅｙ　ａｎｄＳｏ
ｎｓ、Ｎｅ１ｙ　Ｙｏｒｋ　１９８０）に発表されたコ
ソノッキー（Ｘｏｓｏｎｏｃｋｙ）及びザイニンゲル（
Ｚａ　ｉｎ　ｉｎｇｅｒ）による”Ａｐｐｌｉｃａｔｉ
ｏｎ　ｏｆ　ＣＣＤ’ｓ　ｔｏ　Ｍｅｍｏｒｉｅｓ”の
第４節から既知である。ＣＯＤメモリの可能な応用につ
いては、１．Ｅ、Ｅ、Ｅ、Ｔｒａｎｓａｃｔｉｏｎｓ　
ｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ、Ｖ
ｏｌ、　ＣＢ−２９１ＮＣＬ３１１９８３年、８月、第
２４２〜２４８頁にベルブロム（Ｐｅｌｇｒｏｍ）外１
名により発表されたΔｄｉｇｉｔａｌ　ｆｉｅｌｄ　ｍ
ｅｍｏｒｙ　ｆｏｒ　ｔｅｌｅｖｉｓｉｏｎ　ｒｅｃｅ
ｉνｅｒｓ　”に記載されている。この文献に記載され
ているメモリでは１つのＴ、Ｖ、画像のビデオ信号を８
ビツトに符号化してから入力レジスタに直列に読取り、
出力レジスタの出力端子にて再び直列に読出している。

クロック電圧を用い、電荷が下側に蓄積されている電極
の電圧を低下させて、この電極の下側の電位ウェルを浅
くして、電荷を隣りの蓄積位置へと移送させることがで
きると云うことは前記ハウズ及びモーガンによる文献に
既に記載されている。

この電荷移送中に生ずる押しやり（ブッシング）効果の
ために、この動作モードは「ブツシュクロッキング」法
と称されることがよくある。この方法とは別に、所謂［
ドロップクロッキング」法も既知であり、この方法では
隣りの電極の電圧を高くして、この隣りの電極の下側に
浅目め電位ウェルを形成して第１電極の下側の蓄積電荷
を移送させる。

蓄積容量は「ドロップクロッキングＪ法では内部電位障
壁によっては決まらないため、「ブツシュクロッキング
」法での蓄積容量の方が高くすることができる。読取る
べき信号は入力ダイオードか、又はサンプリング電極と
入力ダイオードとの間に設けた別個の信号電極に供給す
ることができる。読取中には電荷パケットがサンプリン
グ電極の下側に形成され、このパケットはデータ読取用
の目安となる。２進データでは、この電荷は論理値”１
“′に対しては電荷量ｑとし、又論理値゛０゛の信号に
対しては電荷量Ｏとすることができる。

データ読取後はこの電荷を上述した「ブツシュクロッキ
ング」法により入力レジスタへと移送させることができ
、入力レジスタがいっばいになったら、並列レジスタ段
へと転送することができる。

（発明が解決しようとする課題） 上述した［ブツシュクロッキングｊ法で供給データを読
出す場合に、信号のひずみが屡々生ずることを確めた。

さらに試験した所、このような信号ひずみは入力端子に
最も近い位置における並列レジスタを経て転送されるデ
ータの場合に最強となることを確めた。

本発明の目的は「ブツシュクロッキング」法によって作
動させ、データを殆どひずませることなく蓄積させるこ
とのできるｓｐｓ　　（直列−並列−直列）メモリを有
している半導体デバイスを提供することにある。

（発明の開示） 後に詳述するように、本発明は電荷の直−並列移送期間
中サンプリング電極の下側の電荷蓄積個所を空にすれば
上述したようなひずみをなすことができると云う事実の
認識を基として成したものである。

そこで、本発明による半導体デバイスは、前記直列入力
レジスタから並列レジスタ段への電荷パケットの移送中
に、前記半導体本体の前記サンプリング電極の下側の部
分に情報を表わす電荷パケットがなくなるような瞬時に
前記直列入力レジスタがデータで満たされる際に、前記
サンプリング電極の下側の電位ウェルへのデータ供給を
阻止するための阻止段を設けたことを特徴とする。

直列入力レジスタがデータでいっばいになる場合には、
サンプリング電極の下側の電荷ウェルを前記阻止段によ
って空にすることができる。既に述べたように、「ブツ
シュクロッキング」法では電荷が少なくとも部分的に隣
りに押しやられる。

従って、この押しやられた電荷は正規の電荷直列移送期
間中につぎの蓄積個所にて捕獲される。直並列移送期間
中には直列入力レジスタの蓄積個所に蓄積された電荷は
並列レジスタ段に同じようにして移送される。サンプリ
ング電極を直列入力レジスタのクロックラインにも接続
するため（このようにすれば追加のクロックを倹約でき
るので有利である）、阻止段がないと、直列入力レジス
タがデータで満たされる場合にサンプリング電極の下側
にも電荷が蓄積される。電荷の直−並列移送中にこの電
荷は「ブツシュクロッキング」により基板内へと押しや
られ、しかもこの電荷は基板を経て隣接する電荷蓄積個
所に蓄積されている電荷に加えられる。しかし、本発明
によるデバイスでは、サンプリング電極の下側の電荷蓄
積個所への電荷の供給を時間に応じて適宜中断させるた
め二メモリ中における前記信号劣化をほぼ全面的になく
すことができる。

斯かる電荷の供給は、例えば電荷を直−並列移送する直
前にカット−オフ電圧を入力ダイオードに供給すること
によって阻止することができる。

本発明の好適例では、前記阻止段が前記信号供給手段の
一部を成すようにする。

（実施例） 以下図面を参照して実施例につき説明するに、第１図に
ブロック回路図にて示す本発明による半導体デバイスに
おけるＳＰＳメモリは既知の直列入力レジスタ１と、直
列出力レジスタ２と、並列レジスタ段３とを具えており
、並列レジスタ段３は直列入力レジスタ１と直列出力レ
ジスタ２との間に位置し、これは実際のメモリマットを
形成するｑ直列入力レジスタ１と直列出力レジスタ２は
電荷を水平方向、本例では左から右へと移送する電荷結
合デバイスによって構成する。並列レジスタ段３は隣接
する多数の電荷結合デバイスを具えており、これらのデ
バイスは電荷を入力レジスタ１から出力レジスタ２へと
垂直方向に移送する。

このようなメモリを作動させる方法は周知である。デー
タは先ず入力レジスタ１に直列に読取られる。このレジ
スタがいっばいになると、データは並列レジスタ段３へ
と並列に転送され、下方へと並列に移送される。並列レ
ジスタ段における蓄積、即ちメモリ位置の内の第１の蓄
積行が再び空になると、つぎのデータ行を並列レジスタ
段に入れて、そのデータ行をさらに下方へと移送させる
ことができる。このようにして並列レジスタ段の全てを
データで満たすことができる。データを読出す場合には
、並列レジスタ段におけるメモリ位置の内の最下行にお
けるデータが並列レジスタ段３から水平出力レジスタ２
へと並列に転送されて、この出力レジスタの出力端子に
直列に読出される。

このような簡単な動作モードを、水平レジスタ１及び２
における各蓄積位置が並列レジスタ段の単一垂直レジス
タに対応するように各実施例に適用する。ＳＰＳメモリ
は、並列レジスタ段の２つの隣接する垂直レジスタが水
平レジスタ１及び２の各蓄積位置に対応するように設計
されることがよくある。このような構成ではデータの読
取り及び読出し処置が多少複雑となる。データの読取時
には並列レジスタ段の内の先ず奇数番目の並列レジスタ
１，３．５・・・等の一番上の蓄積位置の行から満たさ
れ、その後偶数番目の並列レジスタの一番上のメモリ位
置の行が直列入力レジスタを介して満たされる（インタ
ーレーシング）。読出しは２つの連続ステップにて同じ
ような方法で行なう（デインターレーシング）。これら
の処置については特に前記ハウズとモーガンによる文献
に記載されている。

データ源４から到来するメモリに入れるべきデータは、
例えば８ビット符号化Ｔ、　　Ｖ、信号とすることがで
き、この信号を後に詳述する回路５を介して直列入力レ
ジスタ１の入力端子に供給する。

第２図は入力レジスタ１の一部をその入力段及び並列レ
ジスタ段３の隣接部分と一緒に示す平面図であり、第３
ａ図は入力レジスタ１の断面図である。

第２図では電荷結合デバイスのチャネルを一点鎖線にて
示しである。半導体本体内でチャネル（レジスタ）を横
方向に制限するチャネル限定領域を６にて示しである。

入力レジスタｌには電極系７〜１０を設け、この電極系
によってレジスタを例えば４相ＣＣＤとして作動させる
。電極７はそれぞれ参照記号ａ、ｂ等によって互いに区
別され、これらの電極７はクロックライン１１に接続す
る。

このクロックライン１１を介して各電極７にはクロック
源１５からのクロックφ１を供給する。同様に、電極８
ａ、８ｂ等にはクロックライン１２を経てクロックφ２
を供給し、又電極９及び１０にはクロックφ３及びφ、
をそれぞれクロックライン１３及び１４を経て供給する
。レジスタ１の入力端子はｎ゛入カダイオード１６を具
えており、これを第２図ではクロスハツチラインで示し
てあり、このダイオードをライン１７を介して基準電圧
ＶｒＧｆに接続する。

ダイオード１６と第１クロツク電極８ａとの間に入力ゲ
ート１８を配置し、データ源４（第１図）によって与え
られるディジタル入力信号をこの入力ゲート１８を介し
て入力レジスタ１に供給する。

電極７〜１０．１８は慣例の方法で２層オーバーラツプ
構造に配置する。最も低い位置の層における電極の縁部
は最も高い位置の層における電極によって部分的に覆わ
れ、このように覆われる下側層の電極の縁部を第２図で
は破線にて示しである。

第２図の平面図には並列レジスタ段３におけるレジスタ
の内のチャネル限定領域６によって相対的に分離される
５つのレジスタ１９を示しである。

並列レジスタ段での電荷の転送を制御する電極系の内の
第１及び第２電極２０及び２１だけを第２図にそれぞれ
示しである。電極２０も一番上の配線層に形成し、この
電極を電極系７及び９の一部にそれぞれ重ねる。電極２
１は一番下の配線層に形成し、これは全て破線にて示し
である。並列レジスタ段の上に設ける残りのクロック電
極は図示してないが、これらの電極は電極２０／２１と
同じように一定の連続形態のものと見なすべきである。

従って、電極２１の後には一番上の配線層における導体
層の電極が続き、又この電極には一番下の配線層におけ
る導体層の電極が続くようにして以下順次各電極が配置
される。

データの読取時にはデータ源４がら到来する情報、例え
ば８ビット符号化Ｔ、　　Ｖ、情報がゲート回路５を経
てゲート１８に供給され、その情報が論理値ピである場
合にはゲート１８の下側の半導体領域が導通し、又論理
値“０”の場合には非導通となる。上記Ｔ、　　Ｖ、情
報信号は、入力レジスタ１を満たす場合には何等そこな
われることなく回路５を通過する。４相クロックφ１．
φ２．φ３及びφ４を第４図に時間ｔの関数として示し
である。

第３ｂ図は瞬時ｔ、〜ｔ８における第３ａ図に示した部
分に生ずる電位分布形態を示す。この場合、入力ダイオ
ード１６は固定レベルｖｒＱｆのままである。

瞬時ｔ、にはクロックφ２及びφ３が高レベル状態にあ
るため、蓄積電極９ａ、　９ｂ、　９ｃの下側に電位ウ
ェルが形成される。これらの電位ウェルには蓄積データ
に応じて電荷パケットが蓄積され、これを第３ｂ図では
クロスハツチラインによって図解的に示しである。クロ
ックφ２のレベルも高レベルであるために、ゲート８ａ
の下側の電位レベルも高レベルとなる（なお、正電位を
慣例にならって下向きにプロットしである）。論理値′
ピが入力ゲート１８に供給される時に電荷はゲー１−９
ａの下側のウェル内に流れることができる。読取るべき
情報が論理値“′０′”の場合には、ゲート１８に供給
される電圧が低いため、ゲート１８の下側には電位障壁
（これを破線２５にて示しである）が形成され、これが
領域１６からゲー）９ａの下側のウェルへ電荷が流れる
のを阻止する。瞬時ｔ２にはクロックφ２が低電圧レベ
ルに進む。この場合には電極９ａの下側の電荷パケット
２６が入力ダイオード１６から分離される。これと同時
に、ゲート８ｂ及び８ｃの下側の電荷がゲート９ｂ及び
９ｃの下側にそれぞれ押しやられる。瞬時ｔ３にはクロ
ックφ１及びφ４の双方が正電圧レベルへと進むために
電荷パケットがゲート９ａ、　１０ａ、　７ａ　；９ｂ
、　１０ｂ、　７ｂ；９ｃ、　１０ｃ、　７ｃ等の下側
に延在することができる。ついで瞬時ｔ４にはクロック
φ、の電圧レベルが低くなるため、ゲート９ａ、９ｂ＋
９０の下側の電荷がゲー）１０ａ、７ａ；１０ｂ、７ｂ
；ｌＯｃ、７ｃ等の下側の電位ウェル内へと右に押しや
られる。瞬時ｔ５にはクロックφ４の電圧レベルが再び
低くなるため、電荷パケットは蓄積ゲー）　７ａ、　７
ｂ、　７ｃの下側に完全に蓄積される。瞬時ｔ６にはク
ロックφ２及びφ３が再び正の電圧レベルとなるため、
電荷移送チャネルには再び広い電位ウェルが形成される
。これと同時に、供給される情報に応じてゲート９ａの
下側にフレッシュな電荷パケットを形成することができ
、ついでこの電荷パケットを上述したような方法で右へ
と移送させることができる。

入力レジスタにデータが満たされた場合には、ゲ）９ｂ
、９ｃ等の下側に蓄積されたデータを並列レジスタ段に
転送する必要がある。従って、先ずはゲー）９ｂ及び９
ｃと同時にクロックされる人カゲー）９ａの下側の電位
ウェル２７には電荷が含まれないようにする。瞬時ｔ７
に転送ゲート２０に供給されるクロックφ、は高電圧レ
ベルとなる。並列レジスタ段の第１蓄積ゲート２１にも
高電圧が供給されるため、ゲート２１の下側に電位ウェ
ルが誘起される。

第３ｂ図ではゲート２１の下側の電位ウェルを破線２８
にて示しである。瞬時１．にクロックφ３の電圧レベル
は低くなる。電荷パケット２６は電極９ｂ、９ｃの下側
から並列レジスタ段のゲート２０．２１の下側の電位ウ
ェル内へと押しやられる。瞬時し、及び１．に入力ゲー
ト９ａの下側にも電荷が蓄積される場合には、この電荷
が直−並列移送（直列入力レジスタから並列レジスタ段
への電荷の移送）の期間中にシリコン基板内に注入され
て、データが部分的に拡散して並列レジスタ段に達する
ために蓄積情報が劣化することになる。しかし、本発明
により直−並列移送の期間中電位ウェル２７を空にする
と、上述したような蓄積情報の劣化が回避される。

領域（入力ダイオード）１６からの電荷の供給は様々な
方法で中断させることができる。例えば、入力ダイオー
ド１６の電位を適宜、即ら瞬時ｔ、の直ぐ前のクロック
φ３が低い電圧レベルにある時に高くすることができる
。他の方法を第５図に概略的に示しである。データ信号
源４によって供給されるディジタル信号はＡＮＤゲート
５に伝送される。

このＡＮＤゲート５の第２入力端子２９を制御回路３０
に接続する。この制御回路はメモリのクロック（図示せ
ず）により制御することができる。データを供給する必
要のある期間中には制御回路３０が信号゛１°゛を供給
するため、データ源４からのデータは何等そこなわれる
ことなく　ＡＮＤゲート５を通過する。データの流れを
中断させる必要のある場合には制御回路３０が信号“０
“を供給するため、入力電極１８に接続したＡＮＤゲー
ト５の出力端子３１には信号が全く現われなくなる。

本発明は上述した例のみに限定されるものでなく、幾多
の変更を加え得ること勿論である。例えば、入力ゲート
への電荷の供給は、入力ダイオードに一時的に高目の電
圧を供給することによって中断させることもできる。

クロック電圧としては第４図に示した以外のものを用い
ることもできる。この点に関し、第４図に示したクロッ
ク電圧φ１．φ２．φ３及びφ４は特に有利なものであ
り、このためにこれらのクロック電圧は上述した電荷結
合デバイス以外のＣＣＤにも有利に使用し得ると云うこ
とにも留意すべきである。蓄積電極に供給するクロック
φ、とφ３とが互いにオーバーラツプしているために、
電荷蓄積用に利用できる蓄積電極も少なくとも１個であ
る。クロックφＸ、φ２．φ３及びφ４の立上り縁が互
いに時間的に続いて発生するために、押しやり効果を利
用することができ、これにより電荷を１つの電極の下側
に押しやることができる。立下り縁の瞬時はクロックφ
１の立下り縁とクロックφ２の立下り縁との間及びクロ
ックφ３の立下り縁とクロックφ４の立下り縁との間の
時間間隔（例えば時間間隔ｔ４〜ｔ５）が最大となるよ
うに選定す名。

従って、電荷パケットの場合に、これらのパケットが表
面積が最も大きい電荷蓄積電極の下側に蓄積される場合
に、これらのパケットをつぎの蓄積位置に移送するのに
最長の時間期間を利用することができる。クロックの立
上り縁は時間的にみて、それらが互いに続いて発生する
か、又は少なくとも一致するように選定する。従って電
荷の移送中に電荷キャリヤが電位障壁を越して電位ウェ
ルに落ちなくなる。この条件が満足されない場合にはポ
ットエレクトロンの増倍が屡々起こり、これが蓄積情報
を劣化させることになる。

【図面の簡単な説明】

第１図は本発明による半導体デバイスにおけるＳＰＳメ
モリの一例を示すブロック回路図；第２図は第１図のｓ
ｐｓメモリの入力段付き直列入力レジスタの一部と、そ
れに隣接する並列レジスタ段の一部とを示す平面図： 第３ａ図は第２図の直列入力レジスタの■−■線上での
断面図； 第３ｂ図は様々な瞬時りにおける第３ａ図に示す種々の
部分における電位分布形態を示す説明図；第４図はデバ
イスに供給すべき多数のクロック電圧を時間ｔの関数と
して示す図； 第５図はデバイスのデータ阻止段の一例を示すブロック
回路図である。 １・・・直列入力レジスタ ２・・・直列出力レジスタ ３・・・並列レジスタ ４・・・データ源 ５・・・ゲート回路 ６・・・チャネル限定領域 ７〜１０・・・電極系 １１〜１４・・・クロックライン １５・・・クロック源 １６・・・入力ダイオード １７・・・基準電圧ライン １８・・・データ供給電極 １９・・・並列レジスタ段のレジスタ ２０．２１・・・電荷転送用電極 ２５・・・電位障壁 ２６・・・電荷パケット ２７．２８・・・電位ウェル ３０・・・制御回路 θ− 一〇−

Claims (1)

1. 【特許請求の範囲】 １、半導体本体の表面に形成したＳＰＳタイプの電荷結
   合メモリデバイスを有している半導体デバイスであって
   ： −一連の電荷蓄積位置を具え、これらの各 位置にデータを電荷パケットの形態で蓄積させることの
   できる直列入力レジスタと； −前記直列入力レジスタに結合され、且つ 多数の隣接する並列レジスタを具え、これらの各レジス
   タが前記直列入力レジスタの電荷蓄積位置の１つに対応
   する並列レジスタ段と；−クロックラインを経てクロッ
   ク電圧を供 給するクロック電圧源に接続したクロック電極系であっ
   て、前記クロック電圧が第１レベルと第２レベルとを有
   し、該第１レベルでは半導体本体がそれに誘起される電
   位ウェルを有し、このウェルには電荷を蓄積させること
   ができ、又前記第２レベルでは電荷を隣りの電荷蓄積位
   置に押しやるクロック電極系と；−前記直列入力レジス
   タに直列で、入力ダ イオードとサンプリング電極とを具えている入力段であ
   って、前記サンプリング電極が、前記入力ダイオードと
   前記直列入力レジスタの第１の電荷蓄積位置との間に位
   置し、クロックラインの１つを介して前記直列入力レジ
   スタの他のクロック電極に接続され、且つ半導体本体に
   電位ウェルを誘起させることができ、該電位ウェルには
   前記入力ダイオードによってデータ供給を表わす電荷パ
   ケットを形成し得るようにする入力段と； −前記入力段によって電荷パケットに変換 されるデータを供給する信号供給手段； とを具えている半導体デバイスにおいて、 前記直列入力レジスタから並列レジスタ段 への電荷パケットの移送中に、前記半導体本体の前記サ
   ンプリング電極の下側の部分に情報を表わす電荷パケッ
   トがなくなるような瞬時に前記直列入力レジスタがデー
   タで満たされる際に、前記サンプリング電極の下側の電
   位ウェルへのデータ供給を阻止するための阻止段を設け
   たことを特徴とする半導体デバイス。 ２、前記阻止段が前記信号供給手段の一部を成すように
   したことを特徴とする請求項１に記載の半導体デバイス
   。 ３、前記サンプリングゲートと入力ダイオードとの間に
   データ供給電極と称する電極を配置し、この電極を前記
   信号供給手段に接続したことを特徴とする請求項１に記
   載の半導体デバイス。 ４、前記データが２レベルを有する２進情報を含み、そ
   の一方のレベルが論理値“１”を表わし、又他方のレベ
   ルが論理値“０”を表わし、これらレベルの一方では入
   力ダイオードからサンプリングゲートへと電荷キャリヤ
   を流すことができ、他方のレベルでは電荷キャリヤを流
   すことができず、前記他方のレベルに相当する電圧を前
   記阻止手段によってデータ供給電極に供給するようにし
   たことを特徴とする請求項２に記載の半導体デバイス。 ５、前記阻止段が制御回路及び論理ＡＮＤゲートを具え
   、該制御回路がデータ供給の阻止のために前記他方のレ
   ベルに相当し、且つ前記ＡＮＤゲートの一方の入力端子
   に供給される信号を発生し、前記ＡＮＤゲートの第２入
   力端子にはデータを供給し、該ＡＮＤゲートの出力端子
   を前記データ供給電極に接続したことを特徴とする請求
   項４に記載の半導体デバイス。