JPH0373140B2 - - Google Patents
Info
- Publication number
- JPH0373140B2 JPH0373140B2 JP58229986A JP22998683A JPH0373140B2 JP H0373140 B2 JPH0373140 B2 JP H0373140B2 JP 58229986 A JP58229986 A JP 58229986A JP 22998683 A JP22998683 A JP 22998683A JP H0373140 B2 JPH0373140 B2 JP H0373140B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- clock
- charge
- charge transfer
- subchannels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は、半導体本体の表面上にあつてクロツ
ク電圧を供給し情報電荷パケツトを本体中の電荷
転送チヤンネルを経て読取段に転送するクロツク
電極の列を具え、読取段において転送されてきた
電荷パケツトを検出し、該読取段は各クロツク周
期の略々全期間に亘つて読取るべき情報を表わす
定振幅の出力信号を取り出すことができるよう構
成して成る電荷転送装置に関するものである。
ク電圧を供給し情報電荷パケツトを本体中の電荷
転送チヤンネルを経て読取段に転送するクロツク
電極の列を具え、読取段において転送されてきた
電荷パケツトを検出し、該読取段は各クロツク周
期の略々全期間に亘つて読取るべき情報を表わす
定振幅の出力信号を取り出すことができるよう構
成して成る電荷転送装置に関するものである。
上述の特徴を有する電荷転送装置は
「Handbook on Semiconductors」T.S.Moss編、
Vol.4、chapter 3B、P.397〜401、Fig.39から既
知であり、この刊行物には“correlated double
Sampling output”（相関ダブルサンプリング出
力）として既知の出力段が開示されている。この
出力段においては電荷パケツトは出力ダイオード
に転送され、このダイオードは最初に基準電圧又
はリセツト電圧にバイアスされる。この電荷パケ
ツトはこのダイオードに電圧変化を誘起し、この
電圧変化がこのダイオードに入力端子が接続され
た第１増幅器（時にソースホロワ）に供給され、
このソースホロワの出力がスイツチを経て出力増
幅器の入力端子に供給される。このスイツチが閉
じると、ソースホロワから供給された読取るべき
電荷パケツトを表わす信号が出力増幅器に供給さ
れ、斯る後にこのスイツチは再び開くことができ
る。このスイツチが再び開いた後に、ダイオード
は次の電荷パケツトを読取るために再び基準電圧
にバイアスすることができる。その間、出力増幅
器は第１電荷パケツトを表わす出力信号を供給し
続ける。他方、第２電荷パケツトをダイオードに
転送し、ソースホロワで検出することができる。
次いで、スイツチを再び閉じて第２電荷パケツト
を表わす出力信号を出力増幅器の出力端子から取
り出すことができる。
「Handbook on Semiconductors」T.S.Moss編、
Vol.4、chapter 3B、P.397〜401、Fig.39から既
知であり、この刊行物には“correlated double
Sampling output”（相関ダブルサンプリング出
力）として既知の出力段が開示されている。この
出力段においては電荷パケツトは出力ダイオード
に転送され、このダイオードは最初に基準電圧又
はリセツト電圧にバイアスされる。この電荷パケ
ツトはこのダイオードに電圧変化を誘起し、この
電圧変化がこのダイオードに入力端子が接続され
た第１増幅器（時にソースホロワ）に供給され、
このソースホロワの出力がスイツチを経て出力増
幅器の入力端子に供給される。このスイツチが閉
じると、ソースホロワから供給された読取るべき
電荷パケツトを表わす信号が出力増幅器に供給さ
れ、斯る後にこのスイツチは再び開くことができ
る。このスイツチが再び開いた後に、ダイオード
は次の電荷パケツトを読取るために再び基準電圧
にバイアスすることができる。その間、出力増幅
器は第１電荷パケツトを表わす出力信号を供給し
続ける。他方、第２電荷パケツトをダイオードに
転送し、ソースホロワで検出することができる。
次いで、スイツチを再び閉じて第２電荷パケツト
を表わす出力信号を出力増幅器の出力端子から取
り出すことができる。
この出力段によればクロツク周期の幅（持続時
間）を有する矩形信号を出力増幅器の出力端子か
ら取り出すことができる。従つて、出力電圧は２
個の順次の信号間で基準レベルに戻ることはない
（ソースホロワの出力信号は２個の順次の信号間
で基準レベルに戻る）。前記刊行物のFig.40に示
されているように、信号と基準レベルとの間の交
番は出力信号に高次のスペクトルを発生し、これ
らのスペクトルは多くの用途において追加の手段
により完全に又は部分的に除去しなければならな
い。これら高次のスペクトルを除去するためには
しばしば高価なフイルタが必要とされる。これに
対し、全クロツク周期中矩形波出力信号が供給さ
れるときはこれら高次のスペクトルは自動的に相
当程度抑圧される。
間）を有する矩形信号を出力増幅器の出力端子か
ら取り出すことができる。従つて、出力電圧は２
個の順次の信号間で基準レベルに戻ることはない
（ソースホロワの出力信号は２個の順次の信号間
で基準レベルに戻る）。前記刊行物のFig.40に示
されているように、信号と基準レベルとの間の交
番は出力信号に高次のスペクトルを発生し、これ
らのスペクトルは多くの用途において追加の手段
により完全に又は部分的に除去しなければならな
い。これら高次のスペクトルを除去するためには
しばしば高価なフイルタが必要とされる。これに
対し、全クロツク周期中矩形波出力信号が供給さ
れるときはこれら高次のスペクトルは自動的に相
当程度抑圧される。
上記の既知の装置の欠点は装置が動作し得るク
ロツク周波数に制限がある点にあり、これは処理
すべき信号帯域幅が制限されることを意味する。
実際上、最高クロツク周波数は15〜25MHzである
ことが確かめられている。多くの用途、特にビデ
オ信号処理の分野では著しく高い周波数が必要と
される。この周波数制限の重要な要因は出力ダイ
オードを２個の順次の信号検出間においてスイツ
チを経て基準レベルに戻さなければならない点に
ある。更に、ソースホロワと出力増幅器との間の
スイツチ（一般にMOSトランジスタで構成され
る）もある一定の遅延をもたらし、出力ダイオー
ドがクロツク周波数の主な制限因子を構成しない
場合にこの遅延が最大クロツク周波数に重要な制
限を課すことになる。
ロツク周波数に制限がある点にあり、これは処理
すべき信号帯域幅が制限されることを意味する。
実際上、最高クロツク周波数は15〜25MHzである
ことが確かめられている。多くの用途、特にビデ
オ信号処理の分野では著しく高い周波数が必要と
される。この周波数制限の重要な要因は出力ダイ
オードを２個の順次の信号検出間においてスイツ
チを経て基準レベルに戻さなければならない点に
ある。更に、ソースホロワと出力増幅器との間の
スイツチ（一般にMOSトランジスタで構成され
る）もある一定の遅延をもたらし、出力ダイオー
ドがクロツク周波数の主な制限因子を構成しない
場合にこの遅延が最大クロツク周波数に重要な制
限を課すことになる。
このスイツチの追加の欠点はこのスイツチを駆
動するクロツク電圧が出力信号にクロストークす
る点にある。
動するクロツク電圧が出力信号にクロストークす
る点にある。
本発明の目的は出力信号中に高次のスペクトル
を発生しないと共に一層高いクロツク周波数で動
作し得る電荷転送装置を提供することにある。
を発生しないと共に一層高いクロツク周波数で動
作し得る電荷転送装置を提供することにある。
本発明は頭書に記載した種類の電荷転送装置に
おいて、読取段の区域において電荷転送チヤンネ
ルを２個の隣接するサブチヤンネルに分割し、こ
れらサブチヤンネルには各別の第１ゲートと、共
通の第２ゲートと、各別の第３ゲートを設け、前
記各別の第１ゲートをもつて電荷パケツトを前記
２個のサブチヤンネルに交互に転送し得る手段を
構成し、浮動電位に保つことができる前記共通の
第２ゲートをこの第２ゲートの電位、従つて第２
ゲートの下に蓄積された電荷パケツトの大きさを
決定する出力増幅器の入力端子に接続し、前記各
別の第３ゲートをもつて前記共通第２ゲートの下
にあつて読取られた電荷パケツトを更に転送する
手段を構成したことを特徴とする。
おいて、読取段の区域において電荷転送チヤンネ
ルを２個の隣接するサブチヤンネルに分割し、こ
れらサブチヤンネルには各別の第１ゲートと、共
通の第２ゲートと、各別の第３ゲートを設け、前
記各別の第１ゲートをもつて電荷パケツトを前記
２個のサブチヤンネルに交互に転送し得る手段を
構成し、浮動電位に保つことができる前記共通の
第２ゲートをこの第２ゲートの電位、従つて第２
ゲートの下に蓄積された電荷パケツトの大きさを
決定する出力増幅器の入力端子に接続し、前記各
別の第３ゲートをもつて前記共通第２ゲートの下
にあつて読取られた電荷パケツトを更に転送する
手段を構成したことを特徴とする。
図面についての本発明の説明から明らかとなる
ように、斯るチヤンネルの細分化は電荷をクロツ
ク周期の全期間に亘り検出可能にし、その結果と
して高次のスペクトルが抑圧される。更に、この
チヤンネル細分化は一方のサブチヤンネルの電荷
パケツトを読取後流出させると同時に次の電荷パ
ケツトを他方のサブチヤンネルのフローテイング
ゲートの下に導入することが可能になる。これが
行なわれる速度は装置の他の部分内と同一の電荷
転送処理により決まり、転送路内に各信号ごとに
リセツトする必要のあるダイオードが存在するこ
とにより遅延や出力増幅器の前にスイツチが存在
することにより遅延を受けることはない。フロー
テイングゲートは適当な基準電圧を供給するスイ
ツチに接続することができる。しかし、このスイ
ツチは速度を制限しない。その理由はフローテイ
ングゲートは各電荷パケツトごとにリセツトする
必要がないためである。ビデオ信号処理において
は、フローテイングゲートは例えば水平帰線時間
中にリセツトすることができる。
ように、斯るチヤンネルの細分化は電荷をクロツ
ク周期の全期間に亘り検出可能にし、その結果と
して高次のスペクトルが抑圧される。更に、この
チヤンネル細分化は一方のサブチヤンネルの電荷
パケツトを読取後流出させると同時に次の電荷パ
ケツトを他方のサブチヤンネルのフローテイング
ゲートの下に導入することが可能になる。これが
行なわれる速度は装置の他の部分内と同一の電荷
転送処理により決まり、転送路内に各信号ごとに
リセツトする必要のあるダイオードが存在するこ
とにより遅延や出力増幅器の前にスイツチが存在
することにより遅延を受けることはない。フロー
テイングゲートは適当な基準電圧を供給するスイ
ツチに接続することができる。しかし、このスイ
ツチは速度を制限しない。その理由はフローテイ
ングゲートは各電荷パケツトごとにリセツトする
必要がないためである。ビデオ信号処理において
は、フローテイングゲートは例えば水平帰線時間
中にリセツトすることができる。
本発明装置には前記２個の第１ゲートに互に反
対位相のクロツク電圧を供給すると共に前記２個
の第３ゲートに互に反対位相のクロツク電圧を供
給する装置を設けるのが好適である。
対位相のクロツク電圧を供給すると共に前記２個
の第３ゲートに互に反対位相のクロツク電圧を供
給する装置を設けるのが好適である。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第１図は本発明電荷転送装置が形成された半導
体本体（好適にはシリコン）１を示す。
体本体（好適にはシリコン）１を示す。
本装置の製造の詳細な説明は本発明の理解に必
要がなく、またCCD技術は一般に既知であるの
で、特にこの装置の製造に使用し得る技術につい
てはここでは詳細な説明を省略する（この点にお
いては例えば「Charge−Coupled Devices and
Sytems」M.J.Howes and D.V.Morgan著、
Chapter2、“Fabrication Techonology for
Charge−Coupled Devices”の項を参照すれば
十分である）。
要がなく、またCCD技術は一般に既知であるの
で、特にこの装置の製造に使用し得る技術につい
てはここでは詳細な説明を省略する（この点にお
いては例えば「Charge−Coupled Devices and
Sytems」M.J.Howes and D.V.Morgan著、
Chapter2、“Fabrication Techonology for
Charge−Coupled Devices”の項を参照すれば
十分である）。
本電荷転送装置はそのクロツク電極列の下に略
略全体的に位置する電荷転送チヤンネル２を具
え、その横方向の輪郭を破線で示すしある。この
電荷転送チヤンネル２は表面チヤンネル型又は埋
込チヤンネル型の何れでも良い。図にはチヤンネ
ルの全体を示してなく、装置の出力段の直前の部
分のみを示してある。電荷転送はクロツク電極系
（本例では４相動作に好適な電極系）により制御
される。しかし、本発明の原理は２相、３相又は
多相電荷転送装置（CTD）にも適用することが
できる。
略全体的に位置する電荷転送チヤンネル２を具
え、その横方向の輪郭を破線で示すしある。この
電荷転送チヤンネル２は表面チヤンネル型又は埋
込チヤンネル型の何れでも良い。図にはチヤンネ
ルの全体を示してなく、装置の出力段の直前の部
分のみを示してある。電荷転送はクロツク電極系
（本例では４相動作に好適な電極系）により制御
される。しかし、本発明の原理は２相、３相又は
多相電荷転送装置（CTD）にも適用することが
できる。
クロツク電極３（第１図には８個だけ示してあ
る）はクロツク電圧φ1，φ2，φ3及びφ4がそれぞ
れ供給される４個のクロツクライン４に交互に接
続された４つのグループに配列される。図にはこ
れらクロツク電極は簡単のため互に並置して示し
てあるが、実際にはこれら電極は互に絶縁された
互に重畳する２つのメタライズ層の形に設けるこ
とができる。例えば、クロツク電圧φ2及びφ4が
供給される電極３及びクロツクライン４は下側メ
タライズ層とし、クロツクφ1及びφ3が供給され
る電極３及びクロツクライン４は上側メタライズ
層とすることができる。図には上下のメタライズ
層が交差する区域では下側メタライズ層を破線で
示してある。全てのクロツクφ1〜φ4のクロツク
電極及びクロツクラインは多結晶シリコンで製造
することもできる。
る）はクロツク電圧φ1，φ2，φ3及びφ4がそれぞ
れ供給される４個のクロツクライン４に交互に接
続された４つのグループに配列される。図にはこ
れらクロツク電極は簡単のため互に並置して示し
てあるが、実際にはこれら電極は互に絶縁された
互に重畳する２つのメタライズ層の形に設けるこ
とができる。例えば、クロツク電圧φ2及びφ4が
供給される電極３及びクロツクライン４は下側メ
タライズ層とし、クロツクφ1及びφ3が供給され
る電極３及びクロツクライン４は上側メタライズ
層とすることができる。図には上下のメタライズ
層が交差する区域では下側メタライズ層を破線で
示してある。全てのクロツクφ1〜φ4のクロツク
電極及びクロツクラインは多結晶シリコンで製造
することもできる。
前文に記したように、本電荷転送装置はクロツ
ク周期の略々全期間に亘つて出力信号を取り出し
得る読取段Ｂを具えるため、その出力増幅器の出
力端子にはクロツク周期に等しい幅を有する矩形
の出力信号が発生する。
ク周期の略々全期間に亘つて出力信号を取り出し
得る読取段Ｂを具えるため、その出力増幅器の出
力端子にはクロツク周期に等しい幅を有する矩形
の出力信号が発生する。
本発明では、チヤンネル２を読取段Ｂの区域に
おいて２個の隣接するサブチヤンネル５及び６に
分割する。これらサブチヤンネルには、電荷転送
方向（左から右であるものとする）に見て先ず、
各別の第１ゲートOG1及びOG2をそれぞれ設け
る。これらゲート（出力ゲート）によつてチヤン
ネル２を経て転送されてきた電荷パケツトを後述
するようにサブチヤンネル５及びサブチヤンネル
６に交互に供給することができる。これらゲート
OG1及びOG2の後段には両サブチヤンネル５及び
６に共通の第２ゲート（FG）を設ける。浮動電
位に保つことができるこのゲート（フローテイン
グゲート）FGはこのゲートの下に蓄積された電
荷パケツトを読出す作用をし、このため出力増幅
器７に接続される。この増幅器はソースホロワ回
路で簡単に構成でき、第１図にはこのMOSトラ
ンジスタのみを示し、そのゲート電極はフローテ
イングゲートFGに接続される。そのソース及び
ドレイン電極８及び９は図には線図的に示してあ
る。他の増幅回路を用いることもできること勿論
である。フローテイングゲートFGの他端を
MOSTスイツチ１０の一方の主電極領域に接続
し、その他方の主電極領域１１は基準電圧に接続
することができる。このMOSTスイツチ１０の
絶縁ゲート電極１２にはクロツク信号を周期的に
供給することができ、その結果としてフローテイ
ングゲートFGを基準レベルに戻すことができる。
このクロツク信号の周波数はフローテイングゲー
トの電圧が変化する速度により決まる（リークパ
ス）。この速度は一般に極めて低いため、このゲ
ート電極１２のクロツク信号の周波数は一般に相
当低くすることができ、装置の速度を制限しな
い。
おいて２個の隣接するサブチヤンネル５及び６に
分割する。これらサブチヤンネルには、電荷転送
方向（左から右であるものとする）に見て先ず、
各別の第１ゲートOG1及びOG2をそれぞれ設け
る。これらゲート（出力ゲート）によつてチヤン
ネル２を経て転送されてきた電荷パケツトを後述
するようにサブチヤンネル５及びサブチヤンネル
６に交互に供給することができる。これらゲート
OG1及びOG2の後段には両サブチヤンネル５及び
６に共通の第２ゲート（FG）を設ける。浮動電
位に保つことができるこのゲート（フローテイン
グゲート）FGはこのゲートの下に蓄積された電
荷パケツトを読出す作用をし、このため出力増幅
器７に接続される。この増幅器はソースホロワ回
路で簡単に構成でき、第１図にはこのMOSトラ
ンジスタのみを示し、そのゲート電極はフローテ
イングゲートFGに接続される。そのソース及び
ドレイン電極８及び９は図には線図的に示してあ
る。他の増幅回路を用いることもできること勿論
である。フローテイングゲートFGの他端を
MOSTスイツチ１０の一方の主電極領域に接続
し、その他方の主電極領域１１は基準電圧に接続
することができる。このMOSTスイツチ１０の
絶縁ゲート電極１２にはクロツク信号を周期的に
供給することができ、その結果としてフローテイ
ングゲートFGを基準レベルに戻すことができる。
このクロツク信号の周波数はフローテイングゲー
トの電圧が変化する速度により決まる（リークパ
ス）。この速度は一般に極めて低いため、このゲ
ート電極１２のクロツク信号の周波数は一般に相
当低くすることができ、装置の速度を制限しな
い。
フローテイングゲートの後段にはサブチヤンネ
ル５及び６に対し各別のゲートRG1及びRG2を設
ける。これらゲート（リセツトゲート）によつて
電荷パケツトを読取後更に共通ドレイン接点１８
に転送することができる。
ル５及び６に対し各別のゲートRG1及びRG2を設
ける。これらゲート（リセツトゲート）によつて
電荷パケツトを読取後更に共通ドレイン接点１８
に転送することができる。
他の例ではサブチヤンネル５及び６をゲート
RG1及びRG2の背后で結合してチヤンネル２と同
一の共通チヤンネルを形成して電荷パケツトを更
に転送するようにすることできる。斯る構成は例
えば電荷パケツトをフイルタのように電荷結合装
置中を転送中に数回読取る必要のある場所に使用
することができる。
RG1及びRG2の背后で結合してチヤンネル２と同
一の共通チヤンネルを形成して電荷パケツトを更
に転送するようにすることできる。斯る構成は例
えば電荷パケツトをフイルタのように電荷結合装
置中を転送中に数回読取る必要のある場所に使用
することができる。
本発明によるこの電荷転送装置の動作を第２
図、３ａ，３ｂ図及び４図を参照して説明する。
第３ａ図は最后の３個のクロツク電極３（第３図
にはφ2，φ3及びφ4で示してある）の下側のチヤ
ンネル２内の電位分布及びサブチヤンネル５の電
位分布を示す。第３ｂ図は同様に最后の３個のク
ロツク電極３の下側のチヤンネル２内の電位分布
及びサブチヤンネル６内の電位分布を示す。本装
置の動作はｎチヤンネル装置につき説明するが、
本発明はＰチヤンネル装置にも使用し得ること勿
論である。第２図にはクロツク電圧φ1〜φ4及び
ゲートOG1，OG2，RG1及びRG2に供給されるク
ロツク電圧を時間ｔの関数として示してある。更
に、ゲートFGの電位を一定の電圧として示して
あり、即ちゲートFGの下に電荷パケツトがない
場合を示してある。第２図に“OV”で示す電圧
レベルは基準レベルを示す、これは必ずしもアー
ス電位と一致する必要はない。初めに、フローテ
イングゲートFGはトランジスタ１０により適当
な電位にバイアスされているものとする。この電
圧は、RG1が高電圧でRG2が低電圧の場合にFG
の下の表面電位がRG1の下の表面電位とRG2の下
の表面電位との間の値になるように選択する（第
３ａ及び３ｂ図のt1参照）。この状態ではサブチ
ヤンネル６のFGの下にポテンシヤルウエルが形
成され、このウエルに電荷パケツト１４を蓄積す
ることができる。この電荷パケツト１４はフロー
テイングゲートFGに電圧変化を誘起し、この電
圧変化を増幅器７により読取ることができる。電
極φ3，φ4の下には次の電荷パケツト１５が蓄積
されており、この電荷パケツトはt2において電極
φ4の下に全部蓄積される。このとき、OG1は高電
圧レベルに、OG2は低電圧レベルにあるので、
OG1の下に低い電位障壁が、OG2の下に高い電位
障壁が形成されている。
図、３ａ，３ｂ図及び４図を参照して説明する。
第３ａ図は最后の３個のクロツク電極３（第３図
にはφ2，φ3及びφ4で示してある）の下側のチヤ
ンネル２内の電位分布及びサブチヤンネル５の電
位分布を示す。第３ｂ図は同様に最后の３個のク
ロツク電極３の下側のチヤンネル２内の電位分布
及びサブチヤンネル６内の電位分布を示す。本装
置の動作はｎチヤンネル装置につき説明するが、
本発明はＰチヤンネル装置にも使用し得ること勿
論である。第２図にはクロツク電圧φ1〜φ4及び
ゲートOG1，OG2，RG1及びRG2に供給されるク
ロツク電圧を時間ｔの関数として示してある。更
に、ゲートFGの電位を一定の電圧として示して
あり、即ちゲートFGの下に電荷パケツトがない
場合を示してある。第２図に“OV”で示す電圧
レベルは基準レベルを示す、これは必ずしもアー
ス電位と一致する必要はない。初めに、フローテ
イングゲートFGはトランジスタ１０により適当
な電位にバイアスされているものとする。この電
圧は、RG1が高電圧でRG2が低電圧の場合にFG
の下の表面電位がRG1の下の表面電位とRG2の下
の表面電位との間の値になるように選択する（第
３ａ及び３ｂ図のt1参照）。この状態ではサブチ
ヤンネル６のFGの下にポテンシヤルウエルが形
成され、このウエルに電荷パケツト１４を蓄積す
ることができる。この電荷パケツト１４はフロー
テイングゲートFGに電圧変化を誘起し、この電
圧変化を増幅器７により読取ることができる。電
極φ3，φ4の下には次の電荷パケツト１５が蓄積
されており、この電荷パケツトはt2において電極
φ4の下に全部蓄積される。このとき、OG1は高電
圧レベルに、OG2は低電圧レベルにあるので、
OG1の下に低い電位障壁が、OG2の下に高い電位
障壁が形成されている。
t3ではφ4が低電圧レベルにある。このとき電荷
パケツト１５はサブチヤンネル５内をOG1の下の
低い障壁を横切つてFGの下のポテンシヤルウエ
ル内に流れ込む。このとき、RG1は低電圧レベル
に、FG2は高電圧レベルになつているので、この
電荷パケツト１５はFGの下に維持され、電荷パ
ケツト１４は接点１８を経て流出することができ
る。従つて、FGの電位は今までパケツト１４の
大きさにより来まつていたが今度はパケツト１５
の大きさにより決まる。
パケツト１５はサブチヤンネル５内をOG1の下の
低い障壁を横切つてFGの下のポテンシヤルウエ
ル内に流れ込む。このとき、RG1は低電圧レベル
に、FG2は高電圧レベルになつているので、この
電荷パケツト１５はFGの下に維持され、電荷パ
ケツト１４は接点１８を経て流出することができ
る。従つて、FGの電位は今までパケツト１４の
大きさにより来まつていたが今度はパケツト１５
の大きさにより決まる。
その間に、次の電荷パケツト１６がチヤンネル
２を経て供給される。t4においてこのパケツトは
電極φ2及びφ3の下に蓄積される。t5において、こ
のパケツトは電極φ3及びφ4の下に蓄積される。
この電荷転送中、パケツト１５は電極FGの下の
サブチヤンネル５内に維持される。このとき、ゲ
ートOG1及びOG2は同時にそれぞれ低及び高電圧
レベルに変化しているためOG1の下に、OG2の下
よりも高い電位障壁が形成されている。t6におい
て、電荷パケツト１６はチヤンネル２の最終電極
φ4の下に全部蓄積される。t7において、RG1及び
RG2は高及び低電圧レベルにそれぞれクロツクさ
れているため、ポテンシヤルプロフイールはt7に
対し示すようになる。従つて、サブチヤンネル５
内の電荷パケツト１５が流出すると同時に、電荷
パケツト１６がサブチヤンネル６のゲートFGの
下に導かれるため、この電荷パケツトを読取るこ
とができる（t7，t8等）。
２を経て供給される。t4においてこのパケツトは
電極φ2及びφ3の下に蓄積される。t5において、こ
のパケツトは電極φ3及びφ4の下に蓄積される。
この電荷転送中、パケツト１５は電極FGの下の
サブチヤンネル５内に維持される。このとき、ゲ
ートOG1及びOG2は同時にそれぞれ低及び高電圧
レベルに変化しているためOG1の下に、OG2の下
よりも高い電位障壁が形成されている。t6におい
て、電荷パケツト１６はチヤンネル２の最終電極
φ4の下に全部蓄積される。t7において、RG1及び
RG2は高及び低電圧レベルにそれぞれクロツクさ
れているため、ポテンシヤルプロフイールはt7に
対し示すようになる。従つて、サブチヤンネル５
内の電荷パケツト１５が流出すると同時に、電荷
パケツト１６がサブチヤンネル６のゲートFGの
下に導かれるため、この電荷パケツトを読取るこ
とができる（t7，t8等）。
これがため、電荷転送チヤンネルを読取段の区
域で２つのサブチヤンネルに分割することにより
一方のサブチヤンネルのフローテイングゲート
FGの下の第１電荷パケツトを流出させると同時
に、次の第２電荷パケツトを他方のサブチヤンネ
ルのフローテイングゲートの下に蓄積することが
できる。この場合、フローテイングゲートFGの
電位、従つてソースホロワ７の出力信号は時間ｔ
の関数として矩形状に変化し、２個の順次の信号
間にリセツトレベルを発生しない。これを第４図
に線図的に示す。第４図において曲線１８は遅延
した入力信号を示し、矩形１９は上述の装置で入
力信号をサンプルし遅延した出力信号を示す。矩
形の幅はクロツク同期φ1〜φ4に等しく、その結
果入力信号に対するこの出力信号の高次のスペク
トルは小さくなる。読取速度は本質的に電荷転送
速度（読取段でもチヤンネル２内と略々等しい）
により決まる。リセツト動作のような速度制限因
子は存在しないため、本装置は高いクロツク周波
数で動作することができ、例えばビデオ信号処理
用にも好適である。OG1及びOG2のクロツク信号
並びにRG1及びRG2のクロツク信号は第２図に示
すように互に反対位相であるため、フローテイン
グゲートFGのクロストーク信号が互に相殺し合
うため、OG1，OG2，RG1及びRG2のクロツク信
号のクロストークは出力信号中に全て又は少くと
も殆んど発生しない。
域で２つのサブチヤンネルに分割することにより
一方のサブチヤンネルのフローテイングゲート
FGの下の第１電荷パケツトを流出させると同時
に、次の第２電荷パケツトを他方のサブチヤンネ
ルのフローテイングゲートの下に蓄積することが
できる。この場合、フローテイングゲートFGの
電位、従つてソースホロワ７の出力信号は時間ｔ
の関数として矩形状に変化し、２個の順次の信号
間にリセツトレベルを発生しない。これを第４図
に線図的に示す。第４図において曲線１８は遅延
した入力信号を示し、矩形１９は上述の装置で入
力信号をサンプルし遅延した出力信号を示す。矩
形の幅はクロツク同期φ1〜φ4に等しく、その結
果入力信号に対するこの出力信号の高次のスペク
トルは小さくなる。読取速度は本質的に電荷転送
速度（読取段でもチヤンネル２内と略々等しい）
により決まる。リセツト動作のような速度制限因
子は存在しないため、本装置は高いクロツク周波
数で動作することができ、例えばビデオ信号処理
用にも好適である。OG1及びOG2のクロツク信号
並びにRG1及びRG2のクロツク信号は第２図に示
すように互に反対位相であるため、フローテイン
グゲートFGのクロストーク信号が互に相殺し合
うため、OG1，OG2，RG1及びRG2のクロツク信
号のクロストークは出力信号中に全て又は少くと
も殆んど発生しない。
本発明は上述した例にのみ限定されるものでな
く、多くの変形や変更が可能である。例えば本発
明は２相及び３相CTD及びバケツトブリゲード
型（BBD）の電荷結合装置に適用することもで
きる。
く、多くの変形や変更が可能である。例えば本発
明は２相及び３相CTD及びバケツトブリゲード
型（BBD）の電荷結合装置に適用することもで
きる。
第５図は第１図の電荷転送装置の変形例の平面
図を示す。この図において、上述の第１の実施例
と対応する部分は同一の符号で示す。トランジス
タ７及び１０は単に種々の電極間の電気的接続と
ともに記号的に示してある。第５図に示す装置は
第１図に示す装置と、出力ゲートOG1及びOG2と
フローテイングゲートFGとの間に、サブヤンネ
ル５及び６に共通の他のゲート電極OG3を配置し
てある点が主として相違する。ゲート電極OG3は
固定（直流）電圧VOG3に接続する。本例ではゲー
トOG1，RG1及びOG2，RG2にそれぞれ共通のク
ロツク電圧φRG1及びφRG2を供給することができ、
この目的のためにゲートOG1，RG1及びOG2，
RG2をそれぞれ線図的に示す接続線２１及び２２
で互に電気的に接続する。
図を示す。この図において、上述の第１の実施例
と対応する部分は同一の符号で示す。トランジス
タ７及び１０は単に種々の電極間の電気的接続と
ともに記号的に示してある。第５図に示す装置は
第１図に示す装置と、出力ゲートOG1及びOG2と
フローテイングゲートFGとの間に、サブヤンネ
ル５及び６に共通の他のゲート電極OG3を配置し
てある点が主として相違する。ゲート電極OG3は
固定（直流）電圧VOG3に接続する。本例ではゲー
トOG1，RG1及びOG2，RG2にそれぞれ共通のク
ロツク電圧φRG1及びφRG2を供給することができ、
この目的のためにゲートOG1，RG1及びOG2，
RG2をそれぞれ線図的に示す接続線２１及び２２
で互に電気的に接続する。
第６図は第５図の装置に供給する電圧の波形を
示し、第７図はこの場合に瞬時t1〜t8の各瞬時に
サブチヤンネル５，６に発生するポテンシヤルプ
ロフイールを示す。
示し、第７図はこの場合に瞬時t1〜t8の各瞬時に
サブチヤンネル５，６に発生するポテンシヤルプ
ロフイールを示す。
第７ｂ図から明らかなように、瞬時t1〜t4にお
いては電荷パケツト１４はサブチヤンネル６のフ
ローテイングゲートFGの下に存在する。その間、
次の電荷パケツト１５が電荷転送チヤンネル２を
経て供給される。瞬時t4において、この電荷パケ
ツト１５はOG1の下に到達している（第７ａ図）。
次にOG1及びRG1の電圧レベルが下がり、その結
果OG1及びRG1の下の（電子に対する）電位が上
昇する。RG1の下には電位障壁が形成され、その
結果OG3及びRG1の下の電位障壁により限界され
たポテンシヤルウエルがFGの下（サブチヤンネ
ル５内）に形成される。電圧VOG3はφRGの最低レ
ベルより僅かに高く線択してあるため、OG3の下
の（一定の）電位障壁がOG1及びRG1の下より僅
かに低くなる。従つて、電荷パケツト１５はOG3
の下の障壁からFGの下のポテンシヤルウエル内
に流れ込むことができ、斯る後にこのパケツトを
次の電荷パケツト１６がサブチヤンネル６のFG
の下に蓄積されるまでの全クロツク期間の間中読
取ることができる。
いては電荷パケツト１４はサブチヤンネル６のフ
ローテイングゲートFGの下に存在する。その間、
次の電荷パケツト１５が電荷転送チヤンネル２を
経て供給される。瞬時t4において、この電荷パケ
ツト１５はOG1の下に到達している（第７ａ図）。
次にOG1及びRG1の電圧レベルが下がり、その結
果OG1及びRG1の下の（電子に対する）電位が上
昇する。RG1の下には電位障壁が形成され、その
結果OG3及びRG1の下の電位障壁により限界され
たポテンシヤルウエルがFGの下（サブチヤンネ
ル５内）に形成される。電圧VOG3はφRGの最低レ
ベルより僅かに高く線択してあるため、OG3の下
の（一定の）電位障壁がOG1及びRG1の下より僅
かに低くなる。従つて、電荷パケツト１５はOG3
の下の障壁からFGの下のポテンシヤルウエル内
に流れ込むことができ、斯る後にこのパケツトを
次の電荷パケツト１６がサブチヤンネル６のFG
の下に蓄積されるまでの全クロツク期間の間中読
取ることができる。
電荷パケツト１５がFGの下に転送されるとき、
RG2の下の電位障壁が低減されることによりサブ
チヤンネル６の先行電荷パケツト１４が流出する
ため、２個の順次の電荷パケツトが読出される瞬
時間に殆んど時間間隔は存在しない。
RG2の下の電位障壁が低減されることによりサブ
チヤンネル６の先行電荷パケツト１４が流出する
ため、２個の順次の電荷パケツトが読出される瞬
時間に殆んど時間間隔は存在しない。
ゲートOG1からFGへの電荷の転送中に電荷の
一部がOG2を経てサブチヤンネル６に流れるのを
阻止するために、最終クロツク電極φ4を、電極
OG1及びOG2の下側に部分的に延在すると共にサ
ブチヤンネル５及び６の上方まで延在するよう形
成してサブチヤンネル５及び６間の電荷の戻りを
阻止する障壁を形成するようにする。図にはこの
電極４のOG1及びOG2の下側に位置する部分を点
鎖線で示してある。
一部がOG2を経てサブチヤンネル６に流れるのを
阻止するために、最終クロツク電極φ4を、電極
OG1及びOG2の下側に部分的に延在すると共にサ
ブチヤンネル５及び６の上方まで延在するよう形
成してサブチヤンネル５及び６間の電荷の戻りを
阻止する障壁を形成するようにする。図にはこの
電極４のOG1及びOG2の下側に位置する部分を点
鎖線で示してある。
第１実施例と比較してこの実施例は２つのクロ
ツク、即ちφRG1及びφRG2だけで十分である利点を
有する。更に、RG1，OG1及びRG2，OG2がスイ
ツチされる瞬時はφ4に対して臨界的でないため、
本実施例の時間制御は第１実施例の場合より幾分
臨界的でない利点がある。
ツク、即ちφRG1及びφRG2だけで十分である利点を
有する。更に、RG1，OG1及びRG2，OG2がスイ
ツチされる瞬時はφ4に対して臨界的でないため、
本実施例の時間制御は第１実施例の場合より幾分
臨界的でない利点がある。
第１図は本発明電荷転送装置の第１の実施例の
平面図、第２図は第１図の装置に供給されるクロ
ツク電圧の波形図、第３図は第１図の装置の電荷
転送チヤンネルに動作中の各瞬時に発生する電位
分布を示す図、第４図は第１図の装置により得ら
れる出力信号の波形図、第５図は本発明電荷転送
装置の第２の実施例の平面図、第６図は第５図の
装置に供給されるクロツク電圧の波形図、第７図
は第５図の装置に第６図のクロツク電圧を供給し
たときその電荷転送チヤンネルに発生する電位分
布を示す図である。 １……半導体本体、２……電荷転送チヤンネ
ル、３……クロツク電極、４……クロツクライ
ン、φ1〜φ4……クロツク電圧、５，６……サブ
チヤンネル、Ｂ……読取段、７……出力増幅器、
８……ソース電極、９……ドレイン電極、１０…
…スイツチ、１１……主電極領域、１２……ゲー
ト電極、１３……共通ドレイン接点、OG1，OG2
……第１（出力）ゲート、FG……第２（フローテ
イング）ゲート、RG1，RG2……第３（リセツト）
ゲート、OG3……ゲート。
平面図、第２図は第１図の装置に供給されるクロ
ツク電圧の波形図、第３図は第１図の装置の電荷
転送チヤンネルに動作中の各瞬時に発生する電位
分布を示す図、第４図は第１図の装置により得ら
れる出力信号の波形図、第５図は本発明電荷転送
装置の第２の実施例の平面図、第６図は第５図の
装置に供給されるクロツク電圧の波形図、第７図
は第５図の装置に第６図のクロツク電圧を供給し
たときその電荷転送チヤンネルに発生する電位分
布を示す図である。 １……半導体本体、２……電荷転送チヤンネ
ル、３……クロツク電極、４……クロツクライ
ン、φ1〜φ4……クロツク電圧、５，６……サブ
チヤンネル、Ｂ……読取段、７……出力増幅器、
８……ソース電極、９……ドレイン電極、１０…
…スイツチ、１１……主電極領域、１２……ゲー
ト電極、１３……共通ドレイン接点、OG1，OG2
……第１（出力）ゲート、FG……第２（フローテ
イング）ゲート、RG1，RG2……第３（リセツト）
ゲート、OG3……ゲート。
Claims (1)
- 【特許請求の範囲】 １ 半導体本体の表面上にあつてクロツク電圧を
供給し情報電荷パケツトを本体中の電荷転送チヤ
ンネルを経て読取段に転送するクロツク電極の列
を具え、読取段において転送されてきた電荷パケ
ツトを検出し、該読取段は各クロツク周期の略々
全期間に亘つて読取るべき情報を表わす定振幅の
出力信号を読み出すことができるよう構成して成
る電荷転送装置において、前期読取段の区域にお
いて電荷転送チヤンネルを２個の隣接するサブチ
ヤンネルに分割し、これらサブチヤンネルには格
別の第１ゲートと、共通の第２ゲートと、各別の
第３ゲートを設け、前記各別の第１ゲートは電荷
パケツトを前記２個のサブチヤンネルに交互に転
送せしめるクロツク電圧手段に接続し、前記共通
の第２ゲートには、２個のサブチヤンネルに交互
に転送して読取るべき順次の電荷パケツトがこの
第２ゲートの下に蓄積される前にこの第２ゲート
に電圧を供給してその後この第２ゲートを電気的
浮動状態に維持せしめる電圧手段を設けると共に
この第２ゲートはこの第２ゲートの電位及び従つ
て第２ゲートの下に蓄積された電荷パケツトの大
きさを決定する出力増幅器の入力端子に接続し、
前記各別の第３ゲートは前記共通第２ゲートの下
にあつて読取られた電荷パケツトを更に転送せし
めるクロツク電圧手段に接続してあることを特徴
とする電荷転送装置。 ２ 特許請求の範囲第１項記載の装置において、
前記各別の第１ゲートに互に反対位相のクロツク
電圧を供給すると共に前記各別の第３ゲートにも
互いに反対位相のクロツク電圧を供給する装置を
具えることを特徴とする電荷転送装置。 ３ 特許請求の範囲第１項記載の装置において、
各サブチヤンネルの上方には前記第１及び第２ゲ
ート間に別のゲートが設けられていることを特徴
とする電荷転送装置。 ４ 特許請求の範囲第３項記載の装置において、
前記２個のサブチヤンネルには前記別のゲートが
共通に設けられていることを特徴とする電荷転送
装置。 ５ 特許請求の範囲第３項記載の装置において、
一方のサブチヤンネル上の第１ゲートと第３ゲー
トを互いに導電的に接続すると共に、他方のサブ
チヤンネル上の第１ゲートと第３ゲートを互に導
電的に接続してあることを特徴とする電荷転送装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8204727 | 1982-12-07 | ||
| NL8204727A NL8204727A (nl) | 1982-12-07 | 1982-12-07 | Ladingsoverdrachtinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112493A JPS59112493A (ja) | 1984-06-28 |
| JPH0373140B2 true JPH0373140B2 (ja) | 1991-11-20 |
Family
ID=19840706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229986A Granted JPS59112493A (ja) | 1982-12-07 | 1983-12-07 | 電荷転送装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4649554A (ja) |
| JP (1) | JPS59112493A (ja) |
| AU (1) | AU565482B2 (ja) |
| CA (1) | CA1210503A (ja) |
| DE (1) | DE3343453A1 (ja) |
| FR (1) | FR2537322B1 (ja) |
| GB (1) | GB2131609B (ja) |
| IT (1) | IT1208192B (ja) |
| NL (1) | NL8204727A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2197556B (en) * | 1986-10-01 | 1990-08-29 | Sony Corp | Charge coupled devices |
| US4803531A (en) * | 1987-09-18 | 1989-02-07 | Tektronix, Inc. | Imaging charge-coupled device having an all parallel output |
| JPH0214571A (ja) * | 1988-07-01 | 1990-01-18 | Toshiba Corp | 固体撮像装置 |
| JP2949861B2 (ja) * | 1991-01-18 | 1999-09-20 | 日本電気株式会社 | Ｃｃｄリニアイメージセンサ |
| JPH04256292A (ja) * | 1991-02-08 | 1992-09-10 | Sharp Corp | 固体撮像装置 |
| KR940000953Y1 (ko) * | 1991-04-13 | 1994-02-25 | 금성일렉트론 주식회사 | Ccd의 리셋트 게이트 구조 |
| GB0222990D0 (en) * | 2002-10-04 | 2002-11-13 | E2V Tech Uk Ltd | Solid state imaging device |
| US7015854B2 (en) * | 2004-07-12 | 2006-03-21 | Massachusetts Institute Of Technology | Charge-domain A/D converter employing multiple pipelines for improved precision |
| US6972707B1 (en) | 2004-07-12 | 2005-12-06 | Massachusetts Institute Of Technology | Sub-ranging pipelined charge-domain analog-to-digital converter with improved resolution and reduced power consumption |
| US7199409B2 (en) * | 2004-08-26 | 2007-04-03 | Massachusetts Institute Of Technology | Device for subtracting or adding charge in a charge-coupled device |
| US20060090028A1 (en) * | 2004-09-27 | 2006-04-27 | Anthony Michael P | Passive differential voltage-to-charge sample-and-hold device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3902186A (en) * | 1970-10-28 | 1975-08-26 | Gen Electric | Surface charge transistor devices |
| US3656011A (en) * | 1971-02-02 | 1972-04-11 | Rca Corp | Charge coupled device |
| JPS5921186B2 (ja) * | 1975-05-26 | 1984-05-18 | 日本電気株式会社 | 半導体装置 |
| US4104543A (en) * | 1977-02-22 | 1978-08-01 | Hughes Aircraft Company | Multichannel CCD signal subtraction system |
| JPS5484948A (en) * | 1977-12-20 | 1979-07-06 | Toshiba Corp | Output circut for charge transfer element |
| FR2436468A1 (fr) * | 1978-09-15 | 1980-04-11 | Thomson Csf | Element de memoire dynamique a transfert de charges, et application notamment a un registre a decalage |
| JPS55145367A (en) * | 1979-04-27 | 1980-11-12 | Toshiba Corp | Standard charge level generator for charge transfer device |
| JPS5634218A (en) * | 1979-08-29 | 1981-04-06 | Nec Corp | Charge transfer element comb line filter |
| DE2936728A1 (de) * | 1979-09-11 | 1981-04-02 | Siemens AG, 1000 Berlin und 8000 München | Integrierte schaltung zur differenzbildung zwischen zwei ladungen |
| JPS56131278A (en) * | 1980-03-18 | 1981-10-14 | Toshiba Corp | Charge transfer type comb-shaped filter |
| JPS5786191A (en) * | 1980-11-14 | 1982-05-29 | Nec Corp | Charge coupled device and its driving method |
-
1982
- 1982-12-07 NL NL8204727A patent/NL8204727A/nl not_active Application Discontinuation
-
1983
- 1983-12-01 CA CA000442416A patent/CA1210503A/en not_active Expired
- 1983-12-01 DE DE19833343453 patent/DE3343453A1/de active Granted
- 1983-12-02 GB GB08332262A patent/GB2131609B/en not_active Expired
- 1983-12-02 IT IT8324007A patent/IT1208192B/it active
- 1983-12-02 FR FR838319292A patent/FR2537322B1/fr not_active Expired
- 1983-12-05 AU AU21970/83A patent/AU565482B2/en not_active Ceased
- 1983-12-07 JP JP58229986A patent/JPS59112493A/ja active Granted
-
1986
- 1986-01-15 US US06/819,989 patent/US4649554A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4649554A (en) | 1987-03-10 |
| AU2197083A (en) | 1984-06-14 |
| JPS59112493A (ja) | 1984-06-28 |
| IT1208192B (it) | 1989-06-06 |
| GB2131609B (en) | 1986-02-19 |
| GB2131609A (en) | 1984-06-20 |
| IT8324007A0 (it) | 1983-12-02 |
| AU565482B2 (en) | 1987-09-17 |
| FR2537322A1 (fr) | 1984-06-08 |
| NL8204727A (nl) | 1984-07-02 |
| DE3343453A1 (de) | 1984-06-14 |
| GB8332262D0 (en) | 1984-01-11 |
| FR2537322B1 (fr) | 1989-04-21 |
| CA1210503A (en) | 1986-08-26 |
| DE3343453C2 (ja) | 1988-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3983573A (en) | Charge-coupled linear image sensing device | |
| JPS6215960B2 (ja) | ||
| US4649554A (en) | Charge transfer device having a subdivided channel output region | |
| US4071775A (en) | Charge coupled differential amplifier for transversal filter | |
| US3784847A (en) | Dielectric strip isolation for jfet or mesfet depletion-mode bucket-brigade circuit | |
| EP0096166B1 (en) | Charge coupled device and circuit arrangement for its operation | |
| US3947698A (en) | Charge coupled device multiplexer | |
| EP0275576A1 (en) | Charge-coupled device | |
| US4103333A (en) | Charge coupled correlator device | |
| JPS6249748B2 (ja) | ||
| JPS5944790B2 (ja) | 電荷結合装置 | |
| US5426318A (en) | Horizontal charge coupled device having a multiple reset gate | |
| EP0231049A1 (en) | Charge-coupled device | |
| JPH0426592B2 (ja) | ||
| US4280066A (en) | Charge transfer apparatus | |
| EP0241084A1 (en) | CCD input circuit | |
| US4103109A (en) | Ccd multiplexer | |
| US4241263A (en) | Charge transfer dual frequency delay line with phase independent coupling | |
| US5087843A (en) | Input circuit for ccd delay line | |
| US4293832A (en) | Transversal charge transfer filter | |
| EP0205221B1 (en) | Charge-coupled device | |
| US4302686A (en) | Charge transfer serial-to-parallel converter | |
| JPS6129166B2 (ja) | ||
| EP0028650B1 (en) | Apparatus for sampling, filtering and multiplexing data | |
| JPH04328836A (ja) | 電荷転送装置 |