JPH0227414A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH0227414A JPH0227414A JP63176992A JP17699288A JPH0227414A JP H0227414 A JPH0227414 A JP H0227414A JP 63176992 A JP63176992 A JP 63176992A JP 17699288 A JP17699288 A JP 17699288A JP H0227414 A JPH0227414 A JP H0227414A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はＩＣメモリカード、特にデータ・バックアッ
プ用バッテリを内蔵したＲＡＭカード等の入出力回路に
関するものである。
プ用バッテリを内蔵したＲＡＭカード等の入出力回路に
関するものである。
［従来の技術］
第６図は、社団法人、日本電子工業振興協会、パーソナ
ルコンピュータ業務委員会作成のｒＩＣメモリカード・
ガイドライン」（昭和６１年９月発行）に記載されてい
る、従来のＩＣメモリカード、特にＲＡＭカードの内部
基本回路の構成を示すブロック図である０図において、
ＲＡＭチップ部分（２）は通常、複数個のＲＡＭチップ
（図示せず）からなる、インターフェース・コネクタ（
１）は外部装置との接続を行うコネクタであり、このイ
ンターフェース・コネクタ（１）からＲＡＭチップ部分
（２）の各ＲＡＭチップに、下位アドレス線（６）およ
びデータ線（７）が接続されている。また、ＲＡＭチッ
プ部分（２）中の指定されたＲＡＭチップを選択するチ
ップセレクト回路（３）には、インターフェース・コネ
クタ（１）から制御線（４）および上位アドレス線（５
）が接続され、さらに制御線（４）がチップセレクト回
路（３）からＲＡＭチップ部分（２）中の各ＲＡＭチッ
プに接続されている。ここで上位アドレスとはＲＡＭチ
ップ部分（２）内のどのＲＡＭチップを選択するかを決
定するためのアドレスであり、また下位アドレスとは各
ＲＡＭチップ内のアドレスである。また、電源制御回路
（１１）には、インターフェース・コネクタ（１）を介
してＲＡＭカードの外部の電源（図示せず）からの電圧
Ｖｃｃで示される外部電源線（８）および接地ＧＮＤで
示されるグランド線（９）が、またＲＡＭカードがパソ
コン等から外されて外部から電力を受けられない間、Ｒ
ＡＭチップ部分（２）の記憶データを保持するための、
ＲＡＭカードに内蔵されたデータ・バックアップ用バッ
テリ（１０）（以下単にバッテリとする）からの電圧ｖ
ｂｂで示される電源線（１０ａ）が接続されている。そ
してこの電源制御回路（１１）は電源線（１１ａ）によ
って、ＲＡＭチップ部分（２）およびチップセレクト回
路（３）に、外部電源もしくはバッテリ（１０）からの
電力を供給する。第６図は、実用的な配慮、すなわち静
電気対策などに対する細かい回路構成までは言及してい
ない、実際には、静電気なとの外乱に対して弱いＲＡＭ
チップ部分（２）を保護するために、比較的静電気に強
い汎用ゲートＩ Ｃ（７４ＨＣＸＸＸ：／ ！Ｊ−ズ）
をインター７ｚ−ス・コネクタ（１）とＲＡＭチップ部
分（２）との間に挿入するのが一般的である。特に、Ｒ
ＡＭチップ部分（２）に入力される信号のうち、例えば
下位アドレス線（６）の信号は入出力のデータ線（７）
の信号よりも静電気に弱いことから、インターフェース
・コネクタ（１）とＲＡＭチップ（２）との間の下位ア
ドレス線（６）に汎用ゲートＩＣが挿入される場合が多
い。
ルコンピュータ業務委員会作成のｒＩＣメモリカード・
ガイドライン」（昭和６１年９月発行）に記載されてい
る、従来のＩＣメモリカード、特にＲＡＭカードの内部
基本回路の構成を示すブロック図である０図において、
ＲＡＭチップ部分（２）は通常、複数個のＲＡＭチップ
（図示せず）からなる、インターフェース・コネクタ（
１）は外部装置との接続を行うコネクタであり、このイ
ンターフェース・コネクタ（１）からＲＡＭチップ部分
（２）の各ＲＡＭチップに、下位アドレス線（６）およ
びデータ線（７）が接続されている。また、ＲＡＭチッ
プ部分（２）中の指定されたＲＡＭチップを選択するチ
ップセレクト回路（３）には、インターフェース・コネ
クタ（１）から制御線（４）および上位アドレス線（５
）が接続され、さらに制御線（４）がチップセレクト回
路（３）からＲＡＭチップ部分（２）中の各ＲＡＭチッ
プに接続されている。ここで上位アドレスとはＲＡＭチ
ップ部分（２）内のどのＲＡＭチップを選択するかを決
定するためのアドレスであり、また下位アドレスとは各
ＲＡＭチップ内のアドレスである。また、電源制御回路
（１１）には、インターフェース・コネクタ（１）を介
してＲＡＭカードの外部の電源（図示せず）からの電圧
Ｖｃｃで示される外部電源線（８）および接地ＧＮＤで
示されるグランド線（９）が、またＲＡＭカードがパソ
コン等から外されて外部から電力を受けられない間、Ｒ
ＡＭチップ部分（２）の記憶データを保持するための、
ＲＡＭカードに内蔵されたデータ・バックアップ用バッ
テリ（１０）（以下単にバッテリとする）からの電圧ｖ
ｂｂで示される電源線（１０ａ）が接続されている。そ
してこの電源制御回路（１１）は電源線（１１ａ）によ
って、ＲＡＭチップ部分（２）およびチップセレクト回
路（３）に、外部電源もしくはバッテリ（１０）からの
電力を供給する。第６図は、実用的な配慮、すなわち静
電気対策などに対する細かい回路構成までは言及してい
ない、実際には、静電気なとの外乱に対して弱いＲＡＭ
チップ部分（２）を保護するために、比較的静電気に強
い汎用ゲートＩ Ｃ（７４ＨＣＸＸＸ：／ ！Ｊ−ズ）
をインター７ｚ−ス・コネクタ（１）とＲＡＭチップ部
分（２）との間に挿入するのが一般的である。特に、Ｒ
ＡＭチップ部分（２）に入力される信号のうち、例えば
下位アドレス線（６）の信号は入出力のデータ線（７）
の信号よりも静電気に弱いことから、インターフェース
・コネクタ（１）とＲＡＭチップ（２）との間の下位ア
ドレス線（６）に汎用ゲートＩＣが挿入される場合が多
い。
第７図は第６図の従来のＲＡＭカードのブロック図の一
部分を具体的に示した回路図であり、第６図と同一の部
分は同一の符号で示されている。
部分を具体的に示した回路図であり、第６図と同一の部
分は同一の符号で示されている。
第７図には、例えば下位アドレス線（６）に挿入された
、ＲＡＭチップ部分（２）を外乱から保護するための入
力側ゲート回路である入力ゲートＩＣ回路（１２）が示
されている。ＲＡＭ、チップ部分〈２）は外部電源１１
（８）とグランド線（９）との間、およびデータ・バッ
クアップのための出力電圧３Ｖのバッテリ（１０）の両
端間に接続されている。外部電源線（８）と下位アドレ
ス線〈６）との間には、下位アドレス線（６）を外部電
源線（８）のＶｃｅの電圧にプルアップするための１ル
アツブ抵抗（１３）が接続されている。また、バッテリ
（１０）にはこれに逆流入する電流を阻止するためのダ
イオード（１４）が接続されている。レベル検出回路（
１６）は外部電源線（８）の電圧Ｗｅｅを検出し、ＲＡ
Ｍカードがパソコン等（図示せず）に接続されて、この
電圧Ｖｃｅが上昇して約４．４ｖ以上になった時に、オ
ン（閉）信号をトランジスタ切替スイッチ（１５）に与
えて閉成状態にし、またＲＡＭカードがパソコン等から
引き抜かれて外部電源線（８）の電圧Ｖｃｃが４．４ｖ
以下に低下した時に、オフ（開）信号をトランジスタ切
替スイッチ（１５）に与えて開放状態にする。このオン
・オフの制御を行う信号が制御信号（１６ａ）として示
されている。入力ゲートＩＣ回路（１２）は、上述のよ
うにＲＡＭカードの静電気耐量を増大させると同時に、
ＲＡＭチップ部分（２）が複数のＲＡＭチップからなる
場合に、信号増幅の働きによって、ストレージキャパシ
ティによる信号の動作遅延を解決する。また、レベル検
出回路（１６）はリセットＩＣの名で市販されているＩ
Ｃで容易に構成することができ、外部電源線（８）の電
圧ＶｃｅがＲＡＭチップ部分（２）が正常に動作する電
圧の下限値（例えば約４．４ Ｖ）を越えた時に、トラ
ンジスタ切替スイッチ（１５）にオン（閉）信号を送出
して、電圧Ｖｃｃが所望の電圧以上の状態でＲＡＭチッ
プ部分（２）へのデータの読み書きが行えるようにする
。
、ＲＡＭチップ部分（２）を外乱から保護するための入
力側ゲート回路である入力ゲートＩＣ回路（１２）が示
されている。ＲＡＭ、チップ部分〈２）は外部電源１１
（８）とグランド線（９）との間、およびデータ・バッ
クアップのための出力電圧３Ｖのバッテリ（１０）の両
端間に接続されている。外部電源線（８）と下位アドレ
ス線〈６）との間には、下位アドレス線（６）を外部電
源線（８）のＶｃｅの電圧にプルアップするための１ル
アツブ抵抗（１３）が接続されている。また、バッテリ
（１０）にはこれに逆流入する電流を阻止するためのダ
イオード（１４）が接続されている。レベル検出回路（
１６）は外部電源線（８）の電圧Ｗｅｅを検出し、ＲＡ
Ｍカードがパソコン等（図示せず）に接続されて、この
電圧Ｖｃｅが上昇して約４．４ｖ以上になった時に、オ
ン（閉）信号をトランジスタ切替スイッチ（１５）に与
えて閉成状態にし、またＲＡＭカードがパソコン等から
引き抜かれて外部電源線（８）の電圧Ｖｃｃが４．４ｖ
以下に低下した時に、オフ（開）信号をトランジスタ切
替スイッチ（１５）に与えて開放状態にする。このオン
・オフの制御を行う信号が制御信号（１６ａ）として示
されている。入力ゲートＩＣ回路（１２）は、上述のよ
うにＲＡＭカードの静電気耐量を増大させると同時に、
ＲＡＭチップ部分（２）が複数のＲＡＭチップからなる
場合に、信号増幅の働きによって、ストレージキャパシ
ティによる信号の動作遅延を解決する。また、レベル検
出回路（１６）はリセットＩＣの名で市販されているＩ
Ｃで容易に構成することができ、外部電源線（８）の電
圧ＶｃｅがＲＡＭチップ部分（２）が正常に動作する電
圧の下限値（例えば約４．４ Ｖ）を越えた時に、トラ
ンジスタ切替スイッチ（１５）にオン（閉）信号を送出
して、電圧Ｖｃｃが所望の電圧以上の状態でＲＡＭチッ
プ部分（２）へのデータの読み書きが行えるようにする
。
また第８図は第７図の入力ゲートＩＣ回路（１２）とし
てよく使用されるＩＣチップ、例えばＭ７４ＨＣ２４５
のピン配列の一部を示す図であり、このＩＣチップの電
源端子（１７）とグランド端子（１８）、そしてデ−タ
方向制御入力ＤＩＲ端子（１９）および出力制御入力端
子（２０）が示されている。データ方向制御入力ＤＩＲ
端子（１９）および出力制御入力端子（２０）はグラン
ド端子（１８）に接続されて使用される。また第９図に
はＣＭＯＳロジック汎用ゲートである、第８図に示すＨ
フ４１１Ｃ２４５の入力段のインバータ回路の１つが示
されており、ＰチャネルＭＯＳＦＥＴ（２１）とＮチャ
ネルＭＯＳＦＥＴ（２２）が直列に接続されている。こ
のインバータ部分は信号線の各入力線毎に設けられる。
てよく使用されるＩＣチップ、例えばＭ７４ＨＣ２４５
のピン配列の一部を示す図であり、このＩＣチップの電
源端子（１７）とグランド端子（１８）、そしてデ−タ
方向制御入力ＤＩＲ端子（１９）および出力制御入力端
子（２０）が示されている。データ方向制御入力ＤＩＲ
端子（１９）および出力制御入力端子（２０）はグラン
ド端子（１８）に接続されて使用される。また第９図に
はＣＭＯＳロジック汎用ゲートである、第８図に示すＨ
フ４１１Ｃ２４５の入力段のインバータ回路の１つが示
されており、ＰチャネルＭＯＳＦＥＴ（２１）とＮチャ
ネルＭＯＳＦＥＴ（２２）が直列に接続されている。こ
のインバータ部分は信号線の各入力線毎に設けられる。
すなわち、例えば下位アドレス線（６）が１５ビツトの
信号をパラレル伝送するパラレル信号線であれば、１５
個のインバータ回路が使用される。このＣＭＯＳインバ
ータ回路は、常に上半分（Ｐチャネル）あるいは下半分
（Ｎチャネル）のいずれか片方だけがオンしているため
、通常、電源端子（１７）からグランド端子（１８）へ
流れる直流電流Ｉｔ（一般的に貫通電流と呼ぶ）は流れ
ない、入力ゲートｔＣ回路（１２）の入力電圧Ｖｉｎ、
すなわちここでは下位アドレス線（６）の電圧が５ｖの
とき、ＰチャネルＭＯＳＦＥＴ（２１）はオフしており
、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ （２２）はオンし
ている。また、下位アドレス線（６）の電圧が０Ｖのと
きは、各Ｍ ＯＳ Ｆ Ｅ Ｔ （２１）（２２）フォ
ノ・オフが逆になる。実際には、入力電圧波形の短い遷
移時間に両方ノＭ ＯＳ Ｆ Ｅ Ｔ （２１）（２２
）がＯＮＬ、負荷電流の他に貫通電流Ｉｔが流れる。こ
れを第１０図に示す、第１０図には、入力ゲートＩＣ回
路（１２）の電源端子（１７）の電圧Ｖを５ｖ一定にし
た状態で徐々に入力電圧Ｗｉｎを増加させた場合の、入
力ゲートＩＣ回路（１２）の電源端子（１７）とグラン
ド端子（１８）間に流れる貫通電流Ｉｔの変化の様子を
示したものであり、貫通電流Ｉｔの最大は入力電圧Ｖｉ
ｎが電源端子（１））の電圧Ｖ（＝５Ｖ）の約１７２に
なった時に生じる。この貫通電流１１は、１つのＣＭＯ
Ｓインバータで数百μＡになることもあり、内蔵するイ
ンバータ回路の数の多い８７４ＨＣ２４５などでは、見
逃せない事象である。
信号をパラレル伝送するパラレル信号線であれば、１５
個のインバータ回路が使用される。このＣＭＯＳインバ
ータ回路は、常に上半分（Ｐチャネル）あるいは下半分
（Ｎチャネル）のいずれか片方だけがオンしているため
、通常、電源端子（１７）からグランド端子（１８）へ
流れる直流電流Ｉｔ（一般的に貫通電流と呼ぶ）は流れ
ない、入力ゲートｔＣ回路（１２）の入力電圧Ｖｉｎ、
すなわちここでは下位アドレス線（６）の電圧が５ｖの
とき、ＰチャネルＭＯＳＦＥＴ（２１）はオフしており
、ＮチャネルＭ ＯＳ Ｆ Ｅ Ｔ （２２）はオンし
ている。また、下位アドレス線（６）の電圧が０Ｖのと
きは、各Ｍ ＯＳ Ｆ Ｅ Ｔ （２１）（２２）フォ
ノ・オフが逆になる。実際には、入力電圧波形の短い遷
移時間に両方ノＭ ＯＳ Ｆ Ｅ Ｔ （２１）（２２
）がＯＮＬ、負荷電流の他に貫通電流Ｉｔが流れる。こ
れを第１０図に示す、第１０図には、入力ゲートＩＣ回
路（１２）の電源端子（１７）の電圧Ｖを５ｖ一定にし
た状態で徐々に入力電圧Ｗｉｎを増加させた場合の、入
力ゲートＩＣ回路（１２）の電源端子（１７）とグラン
ド端子（１８）間に流れる貫通電流Ｉｔの変化の様子を
示したものであり、貫通電流Ｉｔの最大は入力電圧Ｖｉ
ｎが電源端子（１））の電圧Ｖ（＝５Ｖ）の約１７２に
なった時に生じる。この貫通電流１１は、１つのＣＭＯ
Ｓインバータで数百μＡになることもあり、内蔵するイ
ンバータ回路の数の多い８７４ＨＣ２４５などでは、見
逃せない事象である。
ＦＬＡＭカードは持ち運び時には、第７図において、Ｒ
ＡＭチップ部分（２）はバッテリ（１０）から電圧の供
給を受けてデータを保持し、このとき外部電源線（８）
からの電圧供給は無く、トランジスタ切替スイッチ（１
５）はオフ状態のままであり、また、下位アドレス線（
６）のアドレス信号もＯｖである。
ＡＭチップ部分（２）はバッテリ（１０）から電圧の供
給を受けてデータを保持し、このとき外部電源線（８）
からの電圧供給は無く、トランジスタ切替スイッチ（１
５）はオフ状態のままであり、また、下位アドレス線（
６）のアドレス信号もＯｖである。
一方、ＲＡＭカードをパソコンあるいはＩＣメモリカー
ド用のリーダライタ等に挿入してＲＡＭチップ部分（２
）内のデータを読み書きする場合には、第７図において
外部電源線（８）から電圧が供給され、アドレス情報に
墓づくデータ情報をアクセスするが、入力ゲートＩＣ回
路（１２）の電源端子（１））には、すでにパテツリ（
１０）の電圧の約３ｖが印加されているため、外部電源
線（８）もしくは下位アドレス線（６）のいずれかの電
圧がＯｖから５■に増加する過程で、第１０図で説明し
た現象がこのＲＡＭカード内でも発生する。すなわち、
外部電源線（８）もしくは下位アドレス線（６）のいず
れかの電圧がバッテリ電圧３ｖの１７２になった時に、
入力ゲートＩＣ回路（１２）の各インバータ回路に一斉
に貫通電流■【が流れる。この貫通電流Ｉｔは当然、バ
ッテリ（１０）から供給されなければならない、なぜな
ら、トランジスタ切替スイッチ（１５）は３／２■では
まだオンしていないからである。
ド用のリーダライタ等に挿入してＲＡＭチップ部分（２
）内のデータを読み書きする場合には、第７図において
外部電源線（８）から電圧が供給され、アドレス情報に
墓づくデータ情報をアクセスするが、入力ゲートＩＣ回
路（１２）の電源端子（１））には、すでにパテツリ（
１０）の電圧の約３ｖが印加されているため、外部電源
線（８）もしくは下位アドレス線（６）のいずれかの電
圧がＯｖから５■に増加する過程で、第１０図で説明し
た現象がこのＲＡＭカード内でも発生する。すなわち、
外部電源線（８）もしくは下位アドレス線（６）のいず
れかの電圧がバッテリ電圧３ｖの１７２になった時に、
入力ゲートＩＣ回路（１２）の各インバータ回路に一斉
に貫通電流■【が流れる。この貫通電流Ｉｔは当然、バ
ッテリ（１０）から供給されなければならない、なぜな
ら、トランジスタ切替スイッチ（１５）は３／２■では
まだオンしていないからである。
［発明が解決しようとする課題］
以上のように構成されている従来のＲＡＭカードにおい
ては、カードをパソコン等に挿入したり、あるいはパソ
コンから取り外しして、電源を入り切りするたびに過大
な貫通電流がバッテリから流れ出し、バッテリが異常に
消耗し、従ってバッテリの寿命を短かくするという課題
があった。
ては、カードをパソコン等に挿入したり、あるいはパソ
コンから取り外しして、電源を入り切りするたびに過大
な貫通電流がバッテリから流れ出し、バッテリが異常に
消耗し、従ってバッテリの寿命を短かくするという課題
があった。
この発明は上記のような課題を解決するためになされた
もので、バッテリの寿命を延ばし、バッテリの交換間隔
を長くすることのできるＩＣメモリカードの入出力回路
を提供することを目的とする。
もので、バッテリの寿命を延ばし、バッテリの交換間隔
を長くすることのできるＩＣメモリカードの入出力回路
を提供することを目的とする。
［課題を解決するための手段］
上記の目的に鑑みて、この発明は、データ・バックアッ
プ用バッテリを内蔵し、メモリチップ部分が外部電源線
とグランド線との間に接続されると共に、データ・バッ
クアップ用バッテリの両端間にも接続されるＩＣメモリ
カードの入出力回路であって、入出力回路の入力線の電
圧が電源電圧付近にあるときにオン、ＯＶのときにオフ
している第１のＭＯＳＦＥＴ、逆に入力線が電源電圧付
近にあるときにオフ、Ｏｖのときにオンしている第２の
ＭＯＳＦＥＴ、および外部電源線の電圧レベルを検出す
るレベル検出回路からの制御信号に従ってオン／オフの
制御がなされる第３のＭＯＳＦＥＴが、電源端子とグラ
ンド端子との間に直列に接続されてなる入力段を備え、
ＩＣメモリカードのインターフェース・コネクタとメモ
リチップ部分との間に接続された信号線の少なくとも１
本の信号線上に挿入され、外部電源線の電圧値が所定値
を越えた時に第３のＭＯＳＦＥＴがオンするように制御
されることを特徴とするＩＣメモリカードの入出力回路
にある。
プ用バッテリを内蔵し、メモリチップ部分が外部電源線
とグランド線との間に接続されると共に、データ・バッ
クアップ用バッテリの両端間にも接続されるＩＣメモリ
カードの入出力回路であって、入出力回路の入力線の電
圧が電源電圧付近にあるときにオン、ＯＶのときにオフ
している第１のＭＯＳＦＥＴ、逆に入力線が電源電圧付
近にあるときにオフ、Ｏｖのときにオンしている第２の
ＭＯＳＦＥＴ、および外部電源線の電圧レベルを検出す
るレベル検出回路からの制御信号に従ってオン／オフの
制御がなされる第３のＭＯＳＦＥＴが、電源端子とグラ
ンド端子との間に直列に接続されてなる入力段を備え、
ＩＣメモリカードのインターフェース・コネクタとメモ
リチップ部分との間に接続された信号線の少なくとも１
本の信号線上に挿入され、外部電源線の電圧値が所定値
を越えた時に第３のＭＯＳＦＥＴがオンするように制御
されることを特徴とするＩＣメモリカードの入出力回路
にある。
［作用］
この発明におけるＩＣメモリカードの入出力回路におい
ては、入力段に通常のＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴの他に、もう１つのＰチャネルＭＯＳ
ＦＥＴもしくはＮチャネルＭＯＳＦＥＴを追加し、外部
電源線の電圧のレベルを検出するレベル検出回路からの
制御信号によって、この追加されたＦＥＴのオン・オフ
制御を行い、電源電圧がＲＡＭチップ部分のデータアク
セスを行う電圧領域にある時には入出力回路を本来の目
的として使用し、それ以下の電圧の時、特に内蔵するバ
ッテリの約１７２の電圧付近の電圧では、新たに追加さ
れたＭＯＳＦＥＴをオフ状態にして、入出力回路に流れ
る貫通電流を阻止するようにしたものである。
ては、入力段に通常のＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴの他に、もう１つのＰチャネルＭＯＳ
ＦＥＴもしくはＮチャネルＭＯＳＦＥＴを追加し、外部
電源線の電圧のレベルを検出するレベル検出回路からの
制御信号によって、この追加されたＦＥＴのオン・オフ
制御を行い、電源電圧がＲＡＭチップ部分のデータアク
セスを行う電圧領域にある時には入出力回路を本来の目
的として使用し、それ以下の電圧の時、特に内蔵するバ
ッテリの約１７２の電圧付近の電圧では、新たに追加さ
れたＭＯＳＦＥＴをオフ状態にして、入出力回路に流れ
る貫通電流を阻止するようにしたものである。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明による入出力回路を備えたＩＣメモリカー
ドの一実施例の、特にこの発明の特徴となる部分を示し
た回路図であり、第７図の従来のものと同一の部分は同
一の符号で示されている０貫通電流を阻止できる構造を
有する新たな入力ゲートＩＣ回路（２３）は、レベル検
出回路（１６）から入力される、新たに追加された貫通
電流阻止制御信号（２４）による制御を受ける。この貫
通電流阻止制御信号（２４）はトランジスタ切替スイッ
チ（１５）のオン・オフを制御するための制御信号（ｌ
ｅｍ）と同様に、外部電源線（８）の電圧Ｖｃｃが約４
．４Ｖ付近のときに状態変化する。また、第２図は入力
ゲートＩＣ回路（２３）のビン配置の一部を示す図であ
り、貫通電流を阻止するための制御端子（２５）が設け
られており、これにレベル検出回路（１６）からの貫通
電流阻止制御信号（２４）が入力される。また第３図は
、入力ゲートＩＣ回路（２３）の入力段のインバータ回
路を示しており、ＮチャネルＭＯ３ＦＥ Ｔ （２２）
、ＰチャネルＭＯＳ Ｆ ＥＴ（２１）の第１および第
２のＭＯＳ Ｆ ＥＴに加え、第３のＭＯＳＦＥＴであ
るＰチャネルＭＯＳ Ｆ ＥＴ（２Ｂ＞が新たに設けら
れており、そのゲート端子は貫通電流を阻止するための
制御端子（２５）に接続されている。また、第４図には
第１図においてバッテリ（ｌＯ）によってＲＡＭチップ
部分（２）に３■の電圧が印加されている状態（この状
態において第３図に示すインバータ回路の電源端子（１
７）にも３■の電圧が印加されている）から、ＲＡＭカ
ードがパソコン等に接続されて、徐々に外部電源線（８
）の電圧Ｖｃｃおよび入力電圧Ｖｉｎが上昇していった
場合の、レベル検出回路（１６）からの貫通電流阻止制
御信号（２４）の変化状況と、第３図に示すインバータ
回路の電源端子（１７）とグランド端子（１８）の間に
流れる貫通電流１ｔの変化の様子を示した。第４図から
明らかなように、レベル検出回路（１６）の貫通電流阻
止制御信号（２４）が、外部電源線（８）の電圧Ｖｃｃ
が約４゜４■になるまで入力ゲートＩＣ回路（２３）に
対してＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ （２６）をオ
フするように制御端子（２５）に与えられるため、貫通
電流は全く流れない、このように、入力ゲートＩＣ回路
（２３）自身を貫通電流の流れない構造にしたので、Ｒ
ＡＭカードをパソコン等に挿入して、あるいはパソコン
から引き抜いて電源を入り切りする時に、異常に大きい
貫通電流Ｉｔが流れてバッテリ（１０）の寿命を短縮す
ることはない。
図はこの発明による入出力回路を備えたＩＣメモリカー
ドの一実施例の、特にこの発明の特徴となる部分を示し
た回路図であり、第７図の従来のものと同一の部分は同
一の符号で示されている０貫通電流を阻止できる構造を
有する新たな入力ゲートＩＣ回路（２３）は、レベル検
出回路（１６）から入力される、新たに追加された貫通
電流阻止制御信号（２４）による制御を受ける。この貫
通電流阻止制御信号（２４）はトランジスタ切替スイッ
チ（１５）のオン・オフを制御するための制御信号（ｌ
ｅｍ）と同様に、外部電源線（８）の電圧Ｖｃｃが約４
．４Ｖ付近のときに状態変化する。また、第２図は入力
ゲートＩＣ回路（２３）のビン配置の一部を示す図であ
り、貫通電流を阻止するための制御端子（２５）が設け
られており、これにレベル検出回路（１６）からの貫通
電流阻止制御信号（２４）が入力される。また第３図は
、入力ゲートＩＣ回路（２３）の入力段のインバータ回
路を示しており、ＮチャネルＭＯ３ＦＥ Ｔ （２２）
、ＰチャネルＭＯＳ Ｆ ＥＴ（２１）の第１および第
２のＭＯＳ Ｆ ＥＴに加え、第３のＭＯＳＦＥＴであ
るＰチャネルＭＯＳ Ｆ ＥＴ（２Ｂ＞が新たに設けら
れており、そのゲート端子は貫通電流を阻止するための
制御端子（２５）に接続されている。また、第４図には
第１図においてバッテリ（ｌＯ）によってＲＡＭチップ
部分（２）に３■の電圧が印加されている状態（この状
態において第３図に示すインバータ回路の電源端子（１
７）にも３■の電圧が印加されている）から、ＲＡＭカ
ードがパソコン等に接続されて、徐々に外部電源線（８
）の電圧Ｖｃｃおよび入力電圧Ｖｉｎが上昇していった
場合の、レベル検出回路（１６）からの貫通電流阻止制
御信号（２４）の変化状況と、第３図に示すインバータ
回路の電源端子（１７）とグランド端子（１８）の間に
流れる貫通電流１ｔの変化の様子を示した。第４図から
明らかなように、レベル検出回路（１６）の貫通電流阻
止制御信号（２４）が、外部電源線（８）の電圧Ｖｃｃ
が約４゜４■になるまで入力ゲートＩＣ回路（２３）に
対してＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ （２６）をオ
フするように制御端子（２５）に与えられるため、貫通
電流は全く流れない、このように、入力ゲートＩＣ回路
（２３）自身を貫通電流の流れない構造にしたので、Ｒ
ＡＭカードをパソコン等に挿入して、あるいはパソコン
から引き抜いて電源を入り切りする時に、異常に大きい
貫通電流Ｉｔが流れてバッテリ（１０）の寿命を短縮す
ることはない。
なお、上記実施例においてはＲＡＭカード内の下位アド
レス線（６）に挿入された入力ゲートＩＣ回路について
述べたが、この発明はこれに限定されるものではなく、
データ線（７）、制御線（４）あるいは上位アドレス線
（５）に入力ゲートＩＣ回路が挿入された場合において
も、その入力ゲートＩＣ回路にこの発明を実施すること
が可能である。
レス線（６）に挿入された入力ゲートＩＣ回路について
述べたが、この発明はこれに限定されるものではなく、
データ線（７）、制御線（４）あるいは上位アドレス線
（５）に入力ゲートＩＣ回路が挿入された場合において
も、その入力ゲートＩＣ回路にこの発明を実施すること
が可能である。
さらに、例えば制御線（４）あるいはデータ線（７）等
の出力側に出力ゲートＩＣ回路が挿入されている場合に
おいても、その出力ゲートＩＣ回路にこの発明を実施す
ることが可能であり、同様な効果を奏する。
の出力側に出力ゲートＩＣ回路が挿入されている場合に
おいても、その出力ゲートＩＣ回路にこの発明を実施す
ることが可能であり、同様な効果を奏する。
また、上記実施例においては入力ゲー）ＩＣ回路に貫通
電流を阻止するための第３のＭＯＳＦＥＴとしてＰチャ
ネルＭＯ３ＦＥＴ（２６）を設けたものを示したが、こ
れは第５図に示すようにＮチャネルＭ ＯＳ Ｆ Ｅ
Ｔ （２６ａ）を使用してもよい、ただしその場合、貫
通電流阻止制御信号（２４）は第４図に示したものと“
し”レベルと“Ｈ″レベル状態が逆になったものとなる
。すなわち、外部電源線（８）の電圧Ｖｃａが約４．４
ｖになるまで″Ｌ″レベルで、約４．４ｖを越えたら“
Ｈ”レベルとなるような貫通電流阻止制御信号を制御端
子（２５）に印加するようにすればよい。
電流を阻止するための第３のＭＯＳＦＥＴとしてＰチャ
ネルＭＯ３ＦＥＴ（２６）を設けたものを示したが、こ
れは第５図に示すようにＮチャネルＭ ＯＳ Ｆ Ｅ
Ｔ （２６ａ）を使用してもよい、ただしその場合、貫
通電流阻止制御信号（２４）は第４図に示したものと“
し”レベルと“Ｈ″レベル状態が逆になったものとなる
。すなわち、外部電源線（８）の電圧Ｖｃａが約４．４
ｖになるまで″Ｌ″レベルで、約４．４ｖを越えたら“
Ｈ”レベルとなるような貫通電流阻止制御信号を制御端
子（２５）に印加するようにすればよい。
また、プルアップ抵抗（１３）は、ＣＭＯ８入力が不安
定な時に貫通電流が流れるため、入力電圧を外部電源線
（８）の電圧に固定化するためのものなので、この発明
のものにおいてはプルアップ抵抗（１３）も除去するこ
とが可能であり、従ってＩＣメモリカードがより小形化
されかつより安価なものとなる。
定な時に貫通電流が流れるため、入力電圧を外部電源線
（８）の電圧に固定化するためのものなので、この発明
のものにおいてはプルアップ抵抗（１３）も除去するこ
とが可能であり、従ってＩＣメモリカードがより小形化
されかつより安価なものとなる。
［発明の効果］
以上のようにこの発明によれば、入力ゲートＩＣ回路も
しくは出力ゲー）ＩＣ回路に貫通電流が流れないように
、外部電源線の電圧を検出するレベル検出回路からの制
御信号によってオン・オフ制御がされるトランジスタ素
子を既存のトランジスタ素子に直列に挿入して、外部電
源線が所定の値以上になるまでオフ状態にしておくよう
に制御することにより、電源の入り切り時に流れる貫通
電流を阻止することができ、これによってバッテリの寿
命を延ばすことができ、バッテリの交換間隔をより長く
することのできるＩＣメモリカードの入出力回路を提供
することがきる効果が得られる。
しくは出力ゲー）ＩＣ回路に貫通電流が流れないように
、外部電源線の電圧を検出するレベル検出回路からの制
御信号によってオン・オフ制御がされるトランジスタ素
子を既存のトランジスタ素子に直列に挿入して、外部電
源線が所定の値以上になるまでオフ状態にしておくよう
に制御することにより、電源の入り切り時に流れる貫通
電流を阻止することができ、これによってバッテリの寿
命を延ばすことができ、バッテリの交換間隔をより長く
することのできるＩＣメモリカードの入出力回路を提供
することがきる効果が得られる。
第１図はこの発明による入出力回路を備えたＩＣメモリ
カードの一実施例を示す回路図、第２図は第１図の入力
ゲートＩＣ回路のピン配置の一部を示す図、第３図は第
２図の入力ゲートＩＣ回路の入力段のインバータ回路の
回路図、第４図は第３図のインバータ回路における貫通
電流の状態を説明するための線区、第５図はこの発明の
他の実施例による入力ゲートＩＣ回路の入力段のインバ
ータ回路の回路図、第６図は従来のＩＣメモリカードの
内部構造を概略的に示すブロック図、第７図は第６図の
ＩＣメモリカードの一部分を具体的に示した回路図、第
８図は第７図の入力ゲートＩＣ回路のピン配置の一部を
示す図、第９図は第８図の入力ゲートＩＣ回路の入力段
のインバータ回路の回路図、第１０図は第９図のインバ
ータ回路における貫通電流の状態を説明するための線図
である。 各図において、（２）はＲＡＭチップ部分、（８）は外
部電源線、（９）はグランド線、（１Ｇ）はデータ・バ
ックアップ用バッテリ、（１３）はプルアップ抵抗、（
１４）はダイオード゛、（１５）はトランジスタ切替ス
イッチ、（１Ｂ）はレベル検出回路、（１６ｍ）は制御
信号、（１７）は電源端子、（１８）はグランド端子、
（２１）と（２６）はＰチャネルＭＯ８ＦＥＴ、（２２
）と（２６ｍ）はＮチャネルＭＯＳ Ｆ ＥＴ、（２３
）は入力ゲートＩＣ回路、（２４）は貫通電流阻止制御
信号、（２５）は制御端子である。 尚、図中、同一符号は同−又は相当部分を示す。 熱２図 Ｗ−）３図 昂５図 昂４図
カードの一実施例を示す回路図、第２図は第１図の入力
ゲートＩＣ回路のピン配置の一部を示す図、第３図は第
２図の入力ゲートＩＣ回路の入力段のインバータ回路の
回路図、第４図は第３図のインバータ回路における貫通
電流の状態を説明するための線区、第５図はこの発明の
他の実施例による入力ゲートＩＣ回路の入力段のインバ
ータ回路の回路図、第６図は従来のＩＣメモリカードの
内部構造を概略的に示すブロック図、第７図は第６図の
ＩＣメモリカードの一部分を具体的に示した回路図、第
８図は第７図の入力ゲートＩＣ回路のピン配置の一部を
示す図、第９図は第８図の入力ゲートＩＣ回路の入力段
のインバータ回路の回路図、第１０図は第９図のインバ
ータ回路における貫通電流の状態を説明するための線図
である。 各図において、（２）はＲＡＭチップ部分、（８）は外
部電源線、（９）はグランド線、（１Ｇ）はデータ・バ
ックアップ用バッテリ、（１３）はプルアップ抵抗、（
１４）はダイオード゛、（１５）はトランジスタ切替ス
イッチ、（１Ｂ）はレベル検出回路、（１６ｍ）は制御
信号、（１７）は電源端子、（１８）はグランド端子、
（２１）と（２６）はＰチャネルＭＯ８ＦＥＴ、（２２
）と（２６ｍ）はＮチャネルＭＯＳ Ｆ ＥＴ、（２３
）は入力ゲートＩＣ回路、（２４）は貫通電流阻止制御
信号、（２５）は制御端子である。 尚、図中、同一符号は同−又は相当部分を示す。 熱２図 Ｗ−）３図 昂５図 昂４図
Claims (1)
- 【特許請求の範囲】 データ・バックアップ用バッテリを内蔵し、メモリチ
ップ部分が外部電源線とグランド線との間に接続される
と共に、上記データ・バックアップ用バッテリの両端間
にも接続されるＩＣメモリカードの入出力回路であって
、 入出力回路の入力線の電圧が電源電圧付近にあるときに
オン、０Ｖのときにオフしている第１のＭＯＳＦＥＴ、
逆に上記入力線が電源電圧付近にあるときにオフ、０Ｖ
のときにオンしている第２のＭＯＳＦＥＴ、および上記
外部電源線の電圧レベルを検出するレベル検出回路から
の制御信号に従ってオン／オフの制御がなされる第３の
ＭＯＳＦＥＴが、電源端子とグランド端子との間に直列
に接続されてなる入力段を備え、ＩＣメモリカードのイ
ンターフェース・コネクタと上記メモリチップ部分との
間に接続された信号線の少なくとも１本の信号線上に挿
入され、上記外部電源線の電圧値が所定値を越えた時に
上記第３のＭＯＳＦＥＴがオンするように制御されるこ
とを特徴とするＩＣメモリカードの入出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176992A JPH0814781B2 (ja) | 1988-07-18 | 1988-07-18 | Ｉｃメモリカード |
| US07/305,022 US4912346A (en) | 1988-07-18 | 1989-02-02 | Input/output circuit for IC card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176992A JPH0814781B2 (ja) | 1988-07-18 | 1988-07-18 | Ｉｃメモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227414A true JPH0227414A (ja) | 1990-01-30 |
| JPH0814781B2 JPH0814781B2 (ja) | 1996-02-14 |
Family
ID=16023291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176992A Expired - Fee Related JPH0814781B2 (ja) | 1988-07-18 | 1988-07-18 | Ｉｃメモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4912346A (ja) |
| JP (1) | JPH0814781B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478090A (ja) * | 1990-07-12 | 1992-03-12 | Mitsubishi Electric Corp | 携帯形半導体記憶装置 |
| JPH04158423A (ja) * | 1990-10-23 | 1992-06-01 | Nec Corp | Ｉｃカード |
| US5596758A (en) * | 1991-05-30 | 1997-01-21 | Sharp Kabushiki Kaisha | Memory protecting device for use in compact electronic apparatus equipped with an external power supply |
| JP2000311037A (ja) * | 1998-11-30 | 2000-11-07 | Altera Corp | ホットソケット状態における回路保護方法およびその装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245582A (en) * | 1987-10-27 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with power-down control of access buffer |
| JP2839547B2 (ja) * | 1989-05-02 | 1998-12-16 | 株式会社東芝 | 半導体集積回路装置 |
| US5537584A (en) * | 1989-06-13 | 1996-07-16 | Hitachi Maxell, Ltd. | Power instability control of a memory card and a data processing device therefor |
| JPH0346268A (ja) * | 1989-07-13 | 1991-02-27 | Toshiba Corp | 半導体装置のｃｍｏｓ型入力バッファ回路 |
| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
| US5625593A (en) * | 1990-03-28 | 1997-04-29 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with separate buffer chips |
| US5267211A (en) * | 1990-08-23 | 1993-11-30 | Seiko Epson Corporation | Memory card with control and voltage boosting circuits and electronic appliance using the same |
| US5603036A (en) * | 1993-02-19 | 1997-02-11 | Intel Corporation | Power management system for components used in battery powered applications |
| US5329491A (en) * | 1993-06-30 | 1994-07-12 | Intel Corporation | Nonvolatile memory card with automatic power supply configuration |
| US5438549A (en) * | 1994-02-28 | 1995-08-01 | Intel Corporation | Nonvolatile memory with volatile memory buffer and a backup power supply system |
| US5568060A (en) * | 1995-07-20 | 1996-10-22 | Transwitch Corporation | Circuit board insertion circuitry for high reliability backplanes |
| JPH09222939A (ja) * | 1996-02-19 | 1997-08-26 | Mitsubishi Electric Corp | メモリカード |
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| US9536575B2 (en) * | 2015-01-14 | 2017-01-03 | Macronix International Co., Ltd. | Power source for memory circuitry |
| US9881654B2 (en) | 2015-01-14 | 2018-01-30 | Macronix International Co., Ltd. | Power source for memory circuitry |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3859638A (en) * | 1973-05-31 | 1975-01-07 | Intersil Inc | Non-volatile memory unit with automatic standby power supply |
| JPS5990275A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | カセツト式記憶装置 |
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
| US4791323A (en) * | 1986-10-23 | 1988-12-13 | Silicon Systems, Inc. | Level translation circuit |
| JP2585599B2 (ja) * | 1987-06-05 | 1997-02-26 | 株式会社日立製作所 | 出力インタ−フエ−ス回路 |
-
1988
- 1988-07-18 JP JP63176992A patent/JPH0814781B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-02 US US07/305,022 patent/US4912346A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0478090A (ja) * | 1990-07-12 | 1992-03-12 | Mitsubishi Electric Corp | 携帯形半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0814781B2 (ja) | 1996-02-14 |
| US4912346A (en) | 1990-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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