JPH02275532A - 先行フェッチ機能つきプロセッサ - Google Patents
先行フェッチ機能つきプロセッサInfo
- Publication number
- JPH02275532A JPH02275532A JP9794189A JP9794189A JPH02275532A JP H02275532 A JPH02275532 A JP H02275532A JP 9794189 A JP9794189 A JP 9794189A JP 9794189 A JP9794189 A JP 9794189A JP H02275532 A JPH02275532 A JP H02275532A
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- JP
- Japan
- Prior art keywords
- address
- signal
- instruction
- branch
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- 238000010586 diagram Methods 0.000 description 5
- 208000012681 hereditary desmoid disease Diseases 0.000 description 4
- 238000000034 method Methods 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は先行フェッチ機能つきプロセッサに関し、特に
プログラムフェッチ動作と実行動作を分離し、プログラ
ムフェッチを先行して行なうプロセッサに関する。
プログラムフェッチ動作と実行動作を分離し、プログラ
ムフェッチを先行して行なうプロセッサに関する。
従来、この種のプロセッサは、実行スピードを向上させ
るため、プログラムフェッチ動作と、実行動作とを分離
し、プログラムフェッチを先行して行なうようにしてい
た。具体的には、プロセッサを実行ユニットとフェッチ
ユニットに分離し、フェッチユニットは外部から命令を
入力し、実行ユニットにその命令を出力するＦＩＦＯ構
成となっていた。
るため、プログラムフェッチ動作と、実行動作とを分離
し、プログラムフェッチを先行して行なうようにしてい
た。具体的には、プロセッサを実行ユニットとフェッチ
ユニットに分離し、フェッチユニットは外部から命令を
入力し、実行ユニットにその命令を出力するＦＩＦＯ構
成となっていた。
上述した従来のプロセッサは、分岐命令を実行した際、
分岐先の命令がフェッチユニット内にあるかどうかを判
断せず、−律にフェッチユニット内にある命令を全て廃
棄し、新たに分岐先から先行フェッチを始める。従って
、分岐先の命令がフェッチユニット内にあった場合、す
なわちフェッチユニットのＦＩＦＯの容量より少ない範
囲の前方分岐であった場合は、すでにフェッチしである
命令を廃棄し、再度フェッチするという無駄な動作を行
なうことになる。この結果、先行フェッチの本来の目的
であるスピード向上が望めないという欠点がある。
分岐先の命令がフェッチユニット内にあるかどうかを判
断せず、−律にフェッチユニット内にある命令を全て廃
棄し、新たに分岐先から先行フェッチを始める。従って
、分岐先の命令がフェッチユニット内にあった場合、す
なわちフェッチユニットのＦＩＦＯの容量より少ない範
囲の前方分岐であった場合は、すでにフェッチしである
命令を廃棄し、再度フェッチするという無駄な動作を行
なうことになる。この結果、先行フェッチの本来の目的
であるスピード向上が望めないという欠点がある。
本発明の目的は、実行ユニットが分岐命令を実行した時
に、フェッチユニットがこの分岐先アドレスの命令をす
でにフェッチしている場合は、フェッチユニット内の命
令を廃棄せずに、実行ユニットに転送することにより、
短い範囲の前方分岐に関しては、先行フェッチによる本
来の実行スピードが向上し、またＦＩＦＯの容量を大き
くするほど広い範囲の前方分岐に対応することができ、
スピード向上を図られる先行フェッチ機能つきプロセッ
サを提供することにある。
に、フェッチユニットがこの分岐先アドレスの命令をす
でにフェッチしている場合は、フェッチユニット内の命
令を廃棄せずに、実行ユニットに転送することにより、
短い範囲の前方分岐に関しては、先行フェッチによる本
来の実行スピードが向上し、またＦＩＦＯの容量を大き
くするほど広い範囲の前方分岐に対応することができ、
スピード向上を図られる先行フェッチ機能つきプロセッ
サを提供することにある。
本発明の構成は、実行ユニットとフェッチユニットとで
構成される先行フェッチ機能つきプロセッサにおいて、
前記フェッチユニット内に、前方分岐時に分岐先アドレ
スと次にフェッチするアドレスの大小関係とその差を出
力するアドレスコンパレータと、このアドレスコンパレ
ータからの大小信号をもとに前記分岐先のアドレスの方
が大きい時及び後方分岐時だけアドレスカウンタに分岐
先アドレスをロードするアドレス制御回路と、前記差信
号をもとに、前記フェッチユニット内の所望の命令を実
行ユニットに転送するフェッチ制御回路とを備えること
を特徴とする。
構成される先行フェッチ機能つきプロセッサにおいて、
前記フェッチユニット内に、前方分岐時に分岐先アドレ
スと次にフェッチするアドレスの大小関係とその差を出
力するアドレスコンパレータと、このアドレスコンパレ
ータからの大小信号をもとに前記分岐先のアドレスの方
が大きい時及び後方分岐時だけアドレスカウンタに分岐
先アドレスをロードするアドレス制御回路と、前記差信
号をもとに、前記フェッチユニット内の所望の命令を実
行ユニットに転送するフェッチ制御回路とを備えること
を特徴とする。
次に、本発明について、図面を参照して説明する。
第１図は本発明の一実施例のブロック図である０本実施
例において、アドレスコンパレータ１が分岐先アドレス
と次にフェッチするアドレスの大小関係とその差を出力
するコンパレータであり、プリセッタブルダウンカウン
タ３及びＦＩＦＯシフト制御回路４が、フェッチユニッ
ト内の所望の命令を実行ユニット５に転送する制御回路
である。
例において、アドレスコンパレータ１が分岐先アドレス
と次にフェッチするアドレスの大小関係とその差を出力
するコンパレータであり、プリセッタブルダウンカウン
タ３及びＦＩＦＯシフト制御回路４が、フェッチユニッ
ト内の所望の命令を実行ユニット５に転送する制御回路
である。
この実行ユニット５は、分岐がない場合、命令要求信号
１５を有効「１」にし、命令許可信号１６が有効「１」
になったら命令読込みバス１７より命令を読込み、実行
する。分岐時には、分岐アドレスを分岐アドレスバス１
１に出力すると共に、後方分岐であれば後方分岐信号１
４にパルスを出力し、前方分岐であれば前方分岐信号１
３を有効「１」にし、次に命令要求信号１５を有効Ｃ１
」にする。命令許可信号１６が有効ｒｌＪになったら、
前方分岐信号１３を無効「０」にし、命令読込みバス１
７より命令を読込み、実行する。
１５を有効「１」にし、命令許可信号１６が有効「１」
になったら命令読込みバス１７より命令を読込み、実行
する。分岐時には、分岐アドレスを分岐アドレスバス１
１に出力すると共に、後方分岐であれば後方分岐信号１
４にパルスを出力し、前方分岐であれば前方分岐信号１
３を有効「１」にし、次に命令要求信号１５を有効Ｃ１
」にする。命令許可信号１６が有効ｒｌＪになったら、
前方分岐信号１３を無効「０」にし、命令読込みバス１
７より命令を読込み、実行する。
アドレスカウンタ６は、アドレスロード信号２８に従っ
て分岐先アドレスバス１１をプリセットしたり、フェッ
チ信号２１に従ってアドレスをインクリメントしなりし
、そのアドレスをフェッチアドレスバス２５に出力する
。
て分岐先アドレスバス１１をプリセットしたり、フェッ
チ信号２１に従ってアドレスをインクリメントしなりし
、そのアドレスをフェッチアドレスバス２５に出力する
。
ＦＩＦＯ７は、フェッチ信号２１によってフェッチデー
タバス２６より命令を読込み、その命令を左づめ、つま
り出力側からつめていき、命令読出し信号２２により、
命令読出しバス１７に出力する。！、た、アドレスロー
ド信号２８によりＦＩＦＯ７内の全てのデータを廃棄す
る機能も持ち、現在つまっている命令数をＦＩＦＯ深さ
信号３０に出力する。
タバス２６より命令を読込み、その命令を左づめ、つま
り出力側からつめていき、命令読出し信号２２により、
命令読出しバス１７に出力する。！、た、アドレスロー
ド信号２８によりＦＩＦＯ７内の全てのデータを廃棄す
る機能も持ち、現在つまっている命令数をＦＩＦＯ深さ
信号３０に出力する。
ＯＲ回路８は、ＦＩＦＯ７の各セルからの有効信号を入
力し、全セルが空の場合空（ＥＭＰＴＹ）信号２４を有
効「０」にする。ＮＡＮＤ回路９は、同様に全セルがつ
まっている場合フル（ＦＵＬＬ）信号２３を有効「Ｏ」
にする。ＡＮＤ回路１．１０は、基準クロック１２をＦ
、Ｕ Ｌ Ｌ信号２３が有効「０」である場合にマス
クし、フェッチ信号２１として出力する。
力し、全セルが空の場合空（ＥＭＰＴＹ）信号２４を有
効「０」にする。ＮＡＮＤ回路９は、同様に全セルがつ
まっている場合フル（ＦＵＬＬ）信号２３を有効「Ｏ」
にする。ＡＮＤ回路１．１０は、基準クロック１２をＦ
、Ｕ Ｌ Ｌ信号２３が有効「０」である場合にマス
クし、フェッチ信号２１として出力する。
アドレスコンパレータ１は、分岐先アドレスバス１１と
、フェッチアドレスバス２５とＦＩＦＯ深さ信号３０を
それぞれＡ、Ｂ、Ｃの各入力とし、出力としてはＡが８
以上の場合、すなわち分岐先アドレスがＦＩＦＯ内の命
令にない場合大小信号１８を有効「１」にする、またＣ
−（Ｂ−Ａ）の値を差信号１９として出力するこの差信
号１９は、所望とする命令コードがＦ Ｉ ＦＯ７の最
終段から何段手前にあるかという事を示している。
、フェッチアドレスバス２５とＦＩＦＯ深さ信号３０を
それぞれＡ、Ｂ、Ｃの各入力とし、出力としてはＡが８
以上の場合、すなわち分岐先アドレスがＦＩＦＯ内の命
令にない場合大小信号１８を有効「１」にする、またＣ
−（Ｂ−Ａ）の値を差信号１９として出力するこの差信
号１９は、所望とする命令コードがＦ Ｉ ＦＯ７の最
終段から何段手前にあるかという事を示している。
この関係を第２図を用いて説明する。斜線の部分がすで
に読込まれている命令とする。今、フェッチアドレスバ
ス２５がＢ番地を示していたとすると、すでに読込まれ
ている命令はＢ−３〜Ｂ−１番地の命令である。次に、
分岐先アドレスバス１１がＡを示していたとし、これが
Ｂ−３〜Ｂ−１の間にあるとすれば、Ｂ−Ａ＝Ｂ−（Ｂ
−ｎ）＝ｎ （ｎ＝１．２．３）となる。
に読込まれている命令とする。今、フェッチアドレスバ
ス２５がＢ番地を示していたとすると、すでに読込まれ
ている命令はＢ−３〜Ｂ−１番地の命令である。次に、
分岐先アドレスバス１１がＡを示していたとし、これが
Ｂ−３〜Ｂ−１の間にあるとすれば、Ｂ−Ａ＝Ｂ−（Ｂ
−ｎ）＝ｎ （ｎ＝１．２．３）となる。
次に、ＦＩＦＯ深さ信号３０は、この場合「３」を示し
ているので、差信号１つは３−ｎとなり、ｎ＝３の場合
（最終段の場合） 「ｏ」、ｎ＝２の場合ｒｌ」、ｎ
＝１の場合「２」となる、すなわち、ＦＩＦ○の最終段
から何段手前にあるがという事が示される。
ているので、差信号１つは３−ｎとなり、ｎ＝３の場合
（最終段の場合） 「ｏ」、ｎ＝２の場合ｒｌ」、ｎ
＝１の場合「２」となる、すなわち、ＦＩＦ○の最終段
から何段手前にあるがという事が示される。
プリセッタブルダウンカウンタ３は、大小信号１８が無
効ｒ□、の場合、差信号１９をロードし、この値を基準
クロック１２でデクリメントし、その値が０になった時
、そのカウント動作を停止すると共に、空シフト許可信
号２ｏを「ｏ」にする。ＦＩＦＯシフト制御回路４は、
通常パスと、空シフトバスに分離でき、通常パスは４人
力ＡＮＤによって作られ、命令要求信号１５が有効ｒ１
． 、ＥＭＰＴＹ信号２４が無効「１」かつＡＮＤ回路
２９の出力が無効「ｏ」である場合、基準クロック１２
を命令許可信号１６として出力する。空シフトバスは２
人力ＡＮＤ回路によって作られ、ＡＮＤ回路２９の出力
が有効「１」である場合基準クロック１２を空シフト信
号２７として出力する。
効ｒ□、の場合、差信号１９をロードし、この値を基準
クロック１２でデクリメントし、その値が０になった時
、そのカウント動作を停止すると共に、空シフト許可信
号２ｏを「ｏ」にする。ＦＩＦＯシフト制御回路４は、
通常パスと、空シフトバスに分離でき、通常パスは４人
力ＡＮＤによって作られ、命令要求信号１５が有効ｒ１
． 、ＥＭＰＴＹ信号２４が無効「１」かつＡＮＤ回路
２９の出力が無効「ｏ」である場合、基準クロック１２
を命令許可信号１６として出力する。空シフトバスは２
人力ＡＮＤ回路によって作られ、ＡＮＤ回路２９の出力
が有効「１」である場合基準クロック１２を空シフト信
号２７として出力する。
次に本実施例の動作について説明する。
まず、この回路が有効となる短い範囲の前方分岐の場合
、実行ユニット５は、分岐アドレスを分岐アドレスバス
１１に出力し、次に前方分岐信号１３を有効にする。こ
の結果アドレスコンパレータ１は大小信号１８に「０」
を差信号１つにシフトすべき数値を出力する。アドレス
ロード制御回路２は、大小信号１８が「０」であるなめ
、アドレスロード信号２８をｒＱＪにする。
、実行ユニット５は、分岐アドレスを分岐アドレスバス
１１に出力し、次に前方分岐信号１３を有効にする。こ
の結果アドレスコンパレータ１は大小信号１８に「０」
を差信号１つにシフトすべき数値を出力する。アドレス
ロード制御回路２は、大小信号１８が「０」であるなめ
、アドレスロード信号２８をｒＱＪにする。
この結果、アドレスカウンタ６は、そのままの動作を続
け、ＦＩＦ○７もデータを廃棄しない。
け、ＦＩＦ○７もデータを廃棄しない。
プリセッタブルダウンカウンタ３は、大小信号１８が「
０」のため、差信号１つをロードし、差信号１つが「０
」の場合、空シフト許可信号２０を「０］にする。この
場合は空シフトが必要ない場合である。ＡＮＤ回路２９
の出力は「０」になり、ＦＩＦＯシフト制御回路４は、
通常パスだけが有効になり、この結果ＦＩＦ○７からは
あたかも分岐がなかっなかのように、命令が出力される
。
０」のため、差信号１つをロードし、差信号１つが「０
」の場合、空シフト許可信号２０を「０］にする。この
場合は空シフトが必要ない場合である。ＡＮＤ回路２９
の出力は「０」になり、ＦＩＦＯシフト制御回路４は、
通常パスだけが有効になり、この結果ＦＩＦ○７からは
あたかも分岐がなかっなかのように、命令が出力される
。
差信号１９が「０」でなかった場合は、空シフトが必要
な場合であり、空シフト許可信号２７が出力されると、
命令読出し信号２２が出力され、Ｆ Ｉ ＦＯ７が１つ
づつ左側にシフトされる。一方、命令許可信号１６は無
効のままなので、実行ユニット５は命令を読み出さない
、必要な分だけ空シフトが行なわれると、空シフト許可
信号２ｏが「Ｏ」になり、ＦＩＦＯシフト制御回路４は
、通常パスだけが有効になる。この結果命令要求信号１
５に従って、命令許可信号１６が有効になり、実行ユニ
ット５が命令を読出し、実行する。
な場合であり、空シフト許可信号２７が出力されると、
命令読出し信号２２が出力され、Ｆ Ｉ ＦＯ７が１つ
づつ左側にシフトされる。一方、命令許可信号１６は無
効のままなので、実行ユニット５は命令を読み出さない
、必要な分だけ空シフトが行なわれると、空シフト許可
信号２ｏが「Ｏ」になり、ＦＩＦＯシフト制御回路４は
、通常パスだけが有効になる。この結果命令要求信号１
５に従って、命令許可信号１６が有効になり、実行ユニ
ット５が命令を読出し、実行する。
次に、長い範囲の前方分岐の場合、アドレスコンパレー
タ１は大小信号１８を「１」にする。このなめアドレス
ロード制御回路２は、アドレスロード信号２８を「１」
にし、この結果アドレスカウンタ６は分岐アドレスバス
１１の内容をロードし、新たにカウント動作を始める。
タ１は大小信号１８を「１」にする。このなめアドレス
ロード制御回路２は、アドレスロード信号２８を「１」
にし、この結果アドレスカウンタ６は分岐アドレスバス
１１の内容をロードし、新たにカウント動作を始める。
ＦＩＦＯ７はアドレスロード信号２８に従って、ＦＩＦ
Ｏ内のすべてのデータを廃棄し、新たに先行フェッチを
始める。
Ｏ内のすべてのデータを廃棄し、新たに先行フェッチを
始める。
次に、後方分岐の場合、実行ユニット５は後方分岐信号
１４を有効「１」にし、アドレスロード制御回路２はア
ドレスロード信号２８を「１」にするため、これ以降長
い範囲の前方分岐と同じ動作となる。
１４を有効「１」にし、アドレスロード制御回路２はア
ドレスロード信号２８を「１」にするため、これ以降長
い範囲の前方分岐と同じ動作となる。
第２図は本発明の第２の実施例のブロック図である。本
実施例は、第１の実施例のＦＩＦ○７をリングバッファ
３１に置き換えたものである。リングバッファ３１は入
力用出力用にそれぞれ独立したポインタを持ち、このポ
インタ操作のみでＦＩＦＯ的な動作を行なう。本実施例
では、プリセッタブルダウンカウンタ３とＦＩＦＯシフ
ト制御回路４の空シフトパスが無くなっているが、その
代りリングバッファ３１に大小信号１８と差信号］９と
が入力され、リングバッファ３１内で出力ポインタを操
作している。
実施例は、第１の実施例のＦＩＦ○７をリングバッファ
３１に置き換えたものである。リングバッファ３１は入
力用出力用にそれぞれ独立したポインタを持ち、このポ
インタ操作のみでＦＩＦＯ的な動作を行なう。本実施例
では、プリセッタブルダウンカウンタ３とＦＩＦＯシフ
ト制御回路４の空シフトパスが無くなっているが、その
代りリングバッファ３１に大小信号１８と差信号］９と
が入力され、リングバッファ３１内で出力ポインタを操
作している。
この場合、大小信号１８が「０」になったとき、出力ポ
インタを差信号１９の分だけ進めるよう動作する。
インタを差信号１９の分だけ進めるよう動作する。
本実施例では空シフトが必要無いなめ、第１の実施例よ
りも高速な動作が可能となる。
りも高速な動作が可能となる。
以上説明したように本発明は、前方分岐の場合、分岐ア
ドレスと次にフェッチするアドレスの大小関係を比較し
、分岐先アドレスが小さい場合は、フェッチユニット内
に先行フェッチした命令を廃棄せずに使用することによ
り、短い範囲の前方分岐に対しては、先行フェッチによ
る本来の実行スピードの向上が望めるという効果がある
。
ドレスと次にフェッチするアドレスの大小関係を比較し
、分岐先アドレスが小さい場合は、フェッチユニット内
に先行フェッチした命令を廃棄せずに使用することによ
り、短い範囲の前方分岐に対しては、先行フェッチによ
る本来の実行スピードの向上が望めるという効果がある
。
第１図は本発明の一実施例のブロック図、第２図は第１
図の差信号の説明を行う図、第３図は本発明の第２の実
施例のブロック図である。 １・・・アドレスコンパレータ、２・・・アドレスロー
ド制御回路、３・・・プリセッタブルダウンカウンタ、
４・・・ＦＩＦＯシフト制御回路、５・・・実行ユニッ
ト、６・・・アドレスカウンタ、７・・・ＦＩＦＯ１８
・・・０Ｒ１９・・・ＮＡＮＤ、１０．２９．３２・・
・ＡＮＤ、１１・・・分岐先アドレスバス、１２・・・
基準クロック、１３・・・前方分岐信号、１４・・・後
方分岐信号、１５・・・命令要求信号、１６・・・命令
許可信号、１７・・・命令読出しバス、１８・・・大小
信号、１９・・・差信号、２０・・・空シフト許可信号
、２１・・・フェッチ信号、２２・・・命令読出し信号
、２３・・・ＦＵＬＩ、信号、２４・・・ＥＭＰＴＹ信
号、２５・・・フェッチアドレスバス、２６・・・フェ
ッチデータバス、２７・・・空シフト信号、２８・・・
アドレスロード信号、３０・・・ＦＩＦＯ深さ信号、３
１・・・リングバッファ。
図の差信号の説明を行う図、第３図は本発明の第２の実
施例のブロック図である。 １・・・アドレスコンパレータ、２・・・アドレスロー
ド制御回路、３・・・プリセッタブルダウンカウンタ、
４・・・ＦＩＦＯシフト制御回路、５・・・実行ユニッ
ト、６・・・アドレスカウンタ、７・・・ＦＩＦＯ１８
・・・０Ｒ１９・・・ＮＡＮＤ、１０．２９．３２・・
・ＡＮＤ、１１・・・分岐先アドレスバス、１２・・・
基準クロック、１３・・・前方分岐信号、１４・・・後
方分岐信号、１５・・・命令要求信号、１６・・・命令
許可信号、１７・・・命令読出しバス、１８・・・大小
信号、１９・・・差信号、２０・・・空シフト許可信号
、２１・・・フェッチ信号、２２・・・命令読出し信号
、２３・・・ＦＵＬＩ、信号、２４・・・ＥＭＰＴＹ信
号、２５・・・フェッチアドレスバス、２６・・・フェ
ッチデータバス、２７・・・空シフト信号、２８・・・
アドレスロード信号、３０・・・ＦＩＦＯ深さ信号、３
１・・・リングバッファ。
Claims (1)
- 実行ユニットとフェッチユニットとで構成される先行フ
ェッチ機能つきプロセッサにおいて、前記フェッチユニ
ット内に、前方分岐時に分岐先アドレスと次にフェッチ
するアドレスの大小関係とその差を出力するアドレスコ
ンパレータと、このアドレスコンパレータからの大小信
号をもとに前記分岐先のアドレスの方が大きい時及び後
方分岐時だけアドレスカウンタに分岐先アドレスをロー
ドするアドレス制御回路と、前記差信号をもとに、前記
フェッチユニット内の所望の命令を実行ユニットに転送
するフェッチ制御回路とを備えることを特徴とする先行
フェッチ機能つきプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9794189A JPH02275532A (ja) | 1989-04-17 | 1989-04-17 | 先行フェッチ機能つきプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9794189A JPH02275532A (ja) | 1989-04-17 | 1989-04-17 | 先行フェッチ機能つきプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275532A true JPH02275532A (ja) | 1990-11-09 |
Family
ID=14205696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9794189A Pending JPH02275532A (ja) | 1989-04-17 | 1989-04-17 | 先行フェッチ機能つきプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275532A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5918045A (en) * | 1996-10-18 | 1999-06-29 | Hitachi, Ltd. | Data processor and data processing system |
| US6052776A (en) * | 1996-10-18 | 2000-04-18 | Hitachi, Ltd. | Branch operation system where instructions are queued until preparations is ascertained to be completed and branch distance is considered as an execution condition |
| JP2013131036A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269735A (ja) * | 1985-05-24 | 1986-11-29 | Nec Corp | 電子計算機における命令キユ−制御方式 |
-
1989
- 1989-04-17 JP JP9794189A patent/JPH02275532A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269735A (ja) * | 1985-05-24 | 1986-11-29 | Nec Corp | 電子計算機における命令キユ−制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5918045A (en) * | 1996-10-18 | 1999-06-29 | Hitachi, Ltd. | Data processor and data processing system |
| US6052776A (en) * | 1996-10-18 | 2000-04-18 | Hitachi, Ltd. | Branch operation system where instructions are queued until preparations is ascertained to be completed and branch distance is considered as an execution condition |
| JP2013131036A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
| EP2608016A3 (en) * | 2011-12-21 | 2014-03-26 | Fujitsu Limited | Processing device and method for controlling processing device |
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