JPH02275650A - 半導体素子の実装構造 - Google Patents
半導体素子の実装構造Info
- Publication number
- JPH02275650A JPH02275650A JP1097171A JP9717189A JPH02275650A JP H02275650 A JPH02275650 A JP H02275650A JP 1097171 A JP1097171 A JP 1097171A JP 9717189 A JP9717189 A JP 9717189A JP H02275650 A JPH02275650 A JP H02275650A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- film carrier
- mounting structure
- film
- medium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子端子とフィルムキャリアのフィン
ガーリードとを電気的に接続する実装構造（以下、Ｔ
Ａ Ｂ ４Ｎ造と称す）＃こ関するものである。
ガーリードとを電気的に接続する実装構造（以下、Ｔ
Ａ Ｂ ４Ｎ造と称す）＃こ関するものである。
従来のＴＡＢ構造の半導体素子の実装構造は、半導体素
子の外周に１列もしくは千鳥配列に接続端子を形成し、
高さの均一な接続媒体により、 １個もしくは、特公昭
６３−２２４６１にあるように、２個のフィルムキャリ
アを接続するものであった。
子の外周に１列もしくは千鳥配列に接続端子を形成し、
高さの均一な接続媒体により、 １個もしくは、特公昭
６３−２２４６１にあるように、２個のフィルムキャリ
アを接続するものであった。
しかしながら、上記のような実装構造では、接続端子の
端子ピッチはフィルムキャリアのフィンガーリードの製
造能力により制限されてしまい、その端子ピッチは、７
０μｍ〜８０μｍが限界であった。この為、１個の半導
体素子内に形成できる端子数は、半導体素子の外周に制
約されてしまい多ビン実装が困難であった６ 本発明の
目的は、従来の半導体素子で多ビン実装化を提供すると
ころにある。
端子ピッチはフィルムキャリアのフィンガーリードの製
造能力により制限されてしまい、その端子ピッチは、７
０μｍ〜８０μｍが限界であった。この為、１個の半導
体素子内に形成できる端子数は、半導体素子の外周に制
約されてしまい多ビン実装が困難であった６ 本発明の
目的は、従来の半導体素子で多ビン実装化を提供すると
ころにある。
上記問題点を解決する為に、本発明は半導体素子端子と
フィルムキャリアのフィンガーリードとを電気的に接続
する実装＋１４造において、少なくとも該半導体素子か
該フィルムキャリアのフィンガーリードのどちらかに形
成される接続媒体の高さを半導体素子の外周部より内周
部に行くに従い高く形成し、１個の半導体素子に対し複
数個のフィルムキャリアが多層に接続された構造である
ことを特徴とする。
フィルムキャリアのフィンガーリードとを電気的に接続
する実装＋１４造において、少なくとも該半導体素子か
該フィルムキャリアのフィンガーリードのどちらかに形
成される接続媒体の高さを半導体素子の外周部より内周
部に行くに従い高く形成し、１個の半導体素子に対し複
数個のフィルムキャリアが多層に接続された構造である
ことを特徴とする。
以下に、本発明に於ける実施例を図面に基づいて説明す
るが、本発明はこれに限定されるものではない。
るが、本発明はこれに限定されるものではない。
第１図に本発明に於ける実装構造を示した。半導体素子
１とフィルムキャリア５〜７を接続媒体２〜４により電
気的に接続する。ここで、この接続媒体２〜４は、最外
周部の接続媒体２から内側の接続媒体４に行くに従い接
続媒体の高さが高くなるように形成する。
１とフィルムキャリア５〜７を接続媒体２〜４により電
気的に接続する。ここで、この接続媒体２〜４は、最外
周部の接続媒体２から内側の接続媒体４に行くに従い接
続媒体の高さが高くなるように形成する。
ここで、この接続媒体２〜４の形成方法には、３通りの
方法が考えられるので各方式に付き工程を追って説明す
る。
方法が考えられるので各方式に付き工程を追って説明す
る。
１、半導体素子に形成されたアルミパッドにメツキ法に
より接続媒体を形成する方法。
より接続媒体を形成する方法。
この方法は、第２図（ａ）に示すように全アルミパッド
に接続媒体２〜４をメツキにより形成し最外周部の接続
媒体２が所望の高さに成長した時点で、第２図（ｂ）に
示すように接続媒体２の上部にレジスト８をスピンナー
やロールコータ−を使用して塗布する。これに再度メツ
キを行い接続媒体３．４を形成し接続媒体３が所望の高
さに成長した時点で、第２図（ｃ）に示すように接続媒
体３の上部に上記の方式でレジスト９を塗布し再度メツ
キを行う。この工程を、複数回繰り返すことにより高さ
の異なる接続媒体を所望の数だけ得ることが出来る。こ
の方式により構成した半導体素子を第３図に示した。又
、この時の、接続媒体のネイ質としては、通常のＴＡＢ
で使用されるＡｕ、半田等が考えられる。
に接続媒体２〜４をメツキにより形成し最外周部の接続
媒体２が所望の高さに成長した時点で、第２図（ｂ）に
示すように接続媒体２の上部にレジスト８をスピンナー
やロールコータ−を使用して塗布する。これに再度メツ
キを行い接続媒体３．４を形成し接続媒体３が所望の高
さに成長した時点で、第２図（ｃ）に示すように接続媒
体３の上部に上記の方式でレジスト９を塗布し再度メツ
キを行う。この工程を、複数回繰り返すことにより高さ
の異なる接続媒体を所望の数だけ得ることが出来る。こ
の方式により構成した半導体素子を第３図に示した。又
、この時の、接続媒体のネイ質としては、通常のＴＡＢ
で使用されるＡｕ、半田等が考えられる。
２、フィルムキャリアのフィンガーリードに接続媒体を
転写する方法。
転写する方法。
この方法は、Ｎａｔｉｏｎａｌ テクニカルレボ−ｔ
−Ｖｏｌ、３１（１９８５年発行）で紹介されている方
法を用いて、複数枚のフィルムキャリアにそれぞれ高さ
の異なる接続媒体を転写する。
−Ｖｏｌ、３１（１９８５年発行）で紹介されている方
法を用いて、複数枚のフィルムキャリアにそれぞれ高さ
の異なる接続媒体を転写する。
３、フィルムキャリアのフィンガーリードを半導体素子
のアルミパッドに接触する部分かたかくなるように、部
分的にエツチングする方法。
のアルミパッドに接触する部分かたかくなるように、部
分的にエツチングする方法。
この方法は、第４図に示す様にフィルムキャリア１１に
形成された導体パターン１１の半導体素子のアルミパッ
ドに接触する部分にレジスト１２を塗布しエツチングす
ることによりフィンガーリードに突起１３を形成する。
形成された導体パターン１１の半導体素子のアルミパッ
ドに接触する部分にレジスト１２を塗布しエツチングす
ることによりフィンガーリードに突起１３を形成する。
この１時の、導体パターンの厚みは、内周部に行くに従
い厚くし、又、この時のエツチング時間を半導体素子の
内周部に接続するフィルムキャリア稈長くする事により
高さの高い突起を形成する事が出来る。この時の、導体
パターンとしては、通常のＦＰＣに使用されるＣｕ等が
挙げられる。
い厚くし、又、この時のエツチング時間を半導体素子の
内周部に接続するフィルムキャリア稈長くする事により
高さの高い突起を形成する事が出来る。この時の、導体
パターンとしては、通常のＦＰＣに使用されるＣｕ等が
挙げられる。
次に、上記の様にして半導体チップ側或は、フィルムキ
ャリア側に形成した接続媒体を介して半導体素子とフィ
ルムキャリアのフィンガーリードとを電気的に接続する
。ここで、半導体素子側にメツキにより接続媒体を形成
した物に付いて工程を追って接続方法を説明する。
ャリア側に形成した接続媒体を介して半導体素子とフィ
ルムキャリアのフィンガーリードとを電気的に接続する
。ここで、半導体素子側にメツキにより接続媒体を形成
した物に付いて工程を追って接続方法を説明する。
まず、第５図（ａ）に於て、半導体素子１の最外周部の
端子２と１個目のフィルムキャリア５とを位置合わせを
した後にヒートツール１４を用いて熱圧着する。この時
のヒートツール１４は、内側の高く形成した接続媒体に
接触しない様に凹状構造にする必要がある。次に、第５
図（ｂ）の様に２番目に低い接続媒体３で、半導体素子
と２個目のフィルムキャリア６を位置合わせした後にヒ
ートツール１５を用いて熱圧着する。この時のヒートツ
ール１５は、内側の高く形成した接続媒体４と第５図（
ａ）で接続したフィンガー５に接触しない様に凹状で外
形を小さくする必要がある。
端子２と１個目のフィルムキャリア５とを位置合わせを
した後にヒートツール１４を用いて熱圧着する。この時
のヒートツール１４は、内側の高く形成した接続媒体に
接触しない様に凹状構造にする必要がある。次に、第５
図（ｂ）の様に２番目に低い接続媒体３で、半導体素子
と２個目のフィルムキャリア６を位置合わせした後にヒ
ートツール１５を用いて熱圧着する。この時のヒートツ
ール１５は、内側の高く形成した接続媒体４と第５図（
ａ）で接続したフィンガー５に接触しない様に凹状で外
形を小さくする必要がある。
次に、第５図（Ｃ）に示すように、３個目のフィルムキ
ャリア７を上記と同様の方法で接続する。
ャリア７を上記と同様の方法で接続する。
この工程を複数回繰り返す事により、任意の数のフィル
ムキャリアを接続することが出来る。ここで、重なるフ
ィルムキャリアのフィンガーが電気的に接触するのを防
止するため第１図に示す様に、後から接続するフィルム
キャリアのフィンガーは、に方向にプレス等によりフォ
ーミングしておくことが望ましい。又、ヒートツールは
、常時、加熱し、ておくコンスタントヒートツールでも
、圧着する際に瞬間的に発熱させるパルスヒートツール
でも良いが、ツール内の温度分布を考慮すると、コンス
タントヒートツールの方が安定しているため望ましい。
ムキャリアを接続することが出来る。ここで、重なるフ
ィルムキャリアのフィンガーが電気的に接触するのを防
止するため第１図に示す様に、後から接続するフィルム
キャリアのフィンガーは、に方向にプレス等によりフォ
ーミングしておくことが望ましい。又、ヒートツールは
、常時、加熱し、ておくコンスタントヒートツールでも
、圧着する際に瞬間的に発熱させるパルスヒートツール
でも良いが、ツール内の温度分布を考慮すると、コンス
タントヒートツールの方が安定しているため望ましい。
次に、上記により接続したモジュールの接続強度のアッ
プと外気との遮断の為、第６図の様に接続部をエポキシ
樹脂１７等により保護する。
プと外気との遮断の為、第６図の様に接続部をエポキシ
樹脂１７等により保護する。
この時の保護方法には、トランスファーモールド法や、
デイスペンサー等によるボッチインゲン去が考えられる
。
デイスペンサー等によるボッチインゲン去が考えられる
。
又、この実装構造は、半導体素子の４辺に対して半導体
チップの端子レイアウトに対応してどの方法にもフィル
ムキャリアのフィンガーを出すことが出来る。
チップの端子レイアウトに対応してどの方法にもフィル
ムキャリアのフィンガーを出すことが出来る。
本発明は、以上説明したように半導体素子がフィルムキ
ャリアのフィンガー１ノードのどちらかに半導体チップ
の外周の接続端子より内周に行くに従い高くなるような
接続媒体を形成し、１個の半導体チップに対し複数個の
フィルムキャリアを多層に接続することにより、接続端
子の端子ピッチをフィルムキャリアの製造能力や、半導
体素子の外周に制約される事なく実装出来る為、従来の
半導体素子で高密度実装化、多ビン実装化が出来るとい
う効果を有する。
ャリアのフィンガー１ノードのどちらかに半導体チップ
の外周の接続端子より内周に行くに従い高くなるような
接続媒体を形成し、１個の半導体チップに対し複数個の
フィルムキャリアを多層に接続することにより、接続端
子の端子ピッチをフィルムキャリアの製造能力や、半導
体素子の外周に制約される事なく実装出来る為、従来の
半導体素子で高密度実装化、多ビン実装化が出来るとい
う効果を有する。
第１図は、本発明の半導体素子の実装ｆＭ造を示す断面
図。 第２図（ａ）〜（Ｃ）は、メツキ法で接続媒体を形成す
る工程を説明する断面図。 第３図（ａ）（ｂ）は、メツキ法で接続媒体を形成した
半導体チップを示す図で、 （ａ）は断面を示す図で（
ｂ）は上面図である。 第４図（ａ）〜（ｂ）は、エツチング法により接続媒体
を形成する工程を説明する断面図。 第５図（ａ）〜（ｃ）は、実装工程を説明する断面図。 第６図は、接合部の保護状態を示す断面図。 １・・・半導体素子 ２〜４・・・接続媒体 ５〜７・・・フィルムキャリアのフィンガー８．９・・
・レジスト １０・・・フィルムキャリア １１・・・導体パターン １２・・・レジスト １３・・・突起 １４〜１６・・・ヒートツール １７・・・保護膜 以 」二 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木 喜三部 化１名第１図 （ａ） （ｂ） （Ｃ） 第２図 第４図 （ａ） 第３図 第５図
図。 第２図（ａ）〜（Ｃ）は、メツキ法で接続媒体を形成す
る工程を説明する断面図。 第３図（ａ）（ｂ）は、メツキ法で接続媒体を形成した
半導体チップを示す図で、 （ａ）は断面を示す図で（
ｂ）は上面図である。 第４図（ａ）〜（ｂ）は、エツチング法により接続媒体
を形成する工程を説明する断面図。 第５図（ａ）〜（ｃ）は、実装工程を説明する断面図。 第６図は、接合部の保護状態を示す断面図。 １・・・半導体素子 ２〜４・・・接続媒体 ５〜７・・・フィルムキャリアのフィンガー８．９・・
・レジスト １０・・・フィルムキャリア １１・・・導体パターン １２・・・レジスト １３・・・突起 １４〜１６・・・ヒートツール １７・・・保護膜 以 」二 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木 喜三部 化１名第１図 （ａ） （ｂ） （Ｃ） 第２図 第４図 （ａ） 第３図 第５図
Claims (1)
- 半導体素子端子とフィルムキャリアのフィンガーリード
とを電気的に接続する半導体素子の実装構造において、
少なくとも該半導体素子か該フィルムキャリアのフィン
ガーリードのどちらかに形成される接続媒体の高さを半
導体素子の外周部より内周部に行くに従い高く形成され
た接続媒体を有し、１個の半導体素子に対し複数個のフ
ィルムキャリアが多層に接続された事を特徴とする半導
体素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097171A JPH02275650A (ja) | 1989-04-17 | 1989-04-17 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097171A JPH02275650A (ja) | 1989-04-17 | 1989-04-17 | 半導体素子の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275650A true JPH02275650A (ja) | 1990-11-09 |
Family
ID=14185135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097171A Pending JPH02275650A (ja) | 1989-04-17 | 1989-04-17 | 半導体素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114443A (ja) * | 1990-09-04 | 1992-04-15 | Toshiba Corp | Ｔａｂテープ |
| JPH04348048A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置 |
-
1989
- 1989-04-17 JP JP1097171A patent/JPH02275650A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114443A (ja) * | 1990-09-04 | 1992-04-15 | Toshiba Corp | Ｔａｂテープ |
| JPH04348048A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置 |
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