JPH0227592A - スタテイツク・ランダム・アクセス・メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、スタティック・ランダム・アクセス・メモリ
（ＲＡＭ）セルに関するものであり、特に、エンハンス
メント／デプリーション型の金属シ、。

トキー電界効果トランジスタ（ＭＥＳＦＥＴ）で実施さ
れた、待機電流消質量の少ないセルに関するものである
。

Ｂ、従来技術 第２図を参照すると、ガリウム・ヒ素 （ＧａＡｓ）ＭＥＳＦＥＴで構成した６トランジスタ・
スタティックＲＡＭセル１０が示されている。セル１０
は、１２．１２’で示す２つの同一の一般に並列な交差
結合したブランチを有する。

この説明では、各ブランチ中の同一の素子は同一の番号
で示し、右側のブランチの素子にはダッシュ（“）を付
けである。

次に、ブランチ１２の構造について説明すると、デプリ
ーシぼン型の負荷トランジスタ１４は、そのドレイン・
ソース経路が１対のノードＡ、Ｂ間に直列に接続され、
ゲートが回路ノードＢに接続されている。ノードＡは、
たとえば適当なメタライゼーシロンを用いて、ＶＤＤで
示すドレイン・バイアス電圧源に接続できるようになっ
ている。エンハンスメント型の能動トランジスタ１８は
、そのドレイン・ソース経路が回路ノードＢと回路ノー
ドＣの間に直列に接続され、回路ノードＣは回路接地に
接続できるようになっている。アクセス・トランジスタ
２０は、そのソースが回路ノードＢに接続され、ドレイ
ンはビ、ット線の信号（ＢＬ）を受け取るよう機能し、
ゲートはワード線の信号（ＷＬ）を受け取るよう機能す
る。

ブランチ１２．１２°は、負荷トランジスタ１４．１４
”のドレインで回路ノードＡに接続され、能動トランジ
スタ１８．１８”のソースで回路ノードＢに接続してい
る。ブランチ１２．１２°は、さらにそれぞれノードＢ
、Ｂ’とトランジスタ１８゛　１８のゲートとの間で交
差結合している。

動作中は、トランジスタ１４．１４’　　ｔｓ、１８°
は周知のように双安定フリップ・フロップとして機能し
、ワード線信号ＷＬの制御を受けて、ビット線信号ＢＬ
、ＢＬを利用して相補電圧レベルを読み書きする。

Ｃ０発明が解決しようとする問題点 上述のセル１０の欠点は、ワード線信号ＷＬが使用可能
ではない場合（すなわち、ワード線信号ＷＬが低論理レ
ベルで、セル１０が待機動作モードにある場合）の電流
消費量が大きいことである。

この望ましくない電流消費を説明するには、ＭＥＳＦＥ
Ｔデバイスのゲート・ソース接合部がシｄットキー・ダ
イオードとしての機能を有することを理解する必要があ
る。セル１０の動作に関して特に興味深いことは、能動
トランジスタ１８のゲートと回路ノードＣとの間にシジ
ットキー・ダイオードが形成されることである。このダ
イオードＳＤ１を破線で示す。

セル１０が待機動作モードにある場合の望ましくない電
流消費についての説明を続けるが、この説明では、ワー
ド線信号ＷＬ及びビット線信号ＢＬ、ＢＬは通常の形で
活動化されて、能動トランジスタ１８をオン、能動トラ
ンジスタ１８°をオンにしていると仮定する。この状態
では、低レベル側の負荷電流■１はブランチ１２を流れ
る。能動トランジスタ１８のゲートは、シロットキー・
ダイオードＳＤ１のクランプ動作によって決まる電圧レ
ベルにバイアスされ、第２の高レベル側の負荷電流Ｉ２
が図に示した経路に沿ってブランチ１２ｇ及びシロット
キー・ダイオードＳＤ１を流れる。この負荷電流■２が
、待機動作モード中の望ましくない電流成分を構成する
。

本発明の主目的は、従来技術によるデバイスより電力消
費量の少ないＭＥＳＦＥＴで構成されるスタティックＲ
ＡＭセルを提供することにある。

本発明の他の目的は、従来技術によるデバイスに比べて
、集積回路上に余分な面積を必要とせず、余分なバイア
スまたは制御線を必要としないスタティックＲＡＭセル
を提供することにある。

Ｄ０問題点を解決するための手段 金属シ１ットキー電界効果トランジスタで実施された新
規の改良されたスタティック・ランダム・アクセス・メ
モリが提供される。このセルは第１及び第２の並列のブ
ランチを有し、各ブランチは、バイアス電圧源に接続で
きるようになった第１の回路ノードと、第２の回路ノー
ドに接続されたソースを有する負荷トランジスタと、第
２の回路ノードに接続されたドレインと第３の回路ノー
ドに接続されたソースを有する能動トランジスタと、第
２の回路ノードに接続されたソースを有するアクセス・
トランジスタと、接地電位に接続できるようになった第
３の回路ノードで構成され、負荷トランジスタのゲート
は第２の回路ノードに接続され、アクセス・トランジス
タのゲートはセルのワード線信号を受け取れるようにな
っており、アクセス・トランジスタのドレインはセルの
ビット線信号を受け取れるようになっている。第１及び
第２のブランチは、第２のノードと能動トランジスタの
ゲートとの間で交差結合している。ブランチにはそれぞ
れ限流装置が設けてあり、この限流装置は、第１の回路
ノードと負荷トランジスタのドレインの間に接続され、
ワード線信号が使用可能ではないときに負荷トランジス
タのドレイン電流を減少させる限流手段と、ワード線信
号を上記の限流手段に供給する手段とで構成されている
。

本発明の１つの実施例では、限流手段は第１の回路ノー
ドに接続されたドレインと、負荷トランジスタのドレイ
ンに接続されたソースを有する限流トランジスタを含む
。ワード線信号供給手段は、アクセス・トランジスタの
ゲートと限流トランジスタのゲートの間に接続された導
体で構成されている。

Ｅ、実施例 第１図は、本発明に従ってＧａＡｓ　　ＭＥＳＦＥＴで
構成したスタティックＲＡＭセル３ｏを示す。セル１０
は、２つの同一の一般に並列な交差結合したブランチ３
２．３２”で構成されている。

この説明では、左右のブランチの同じ素子は、同じ番号
で示し、右側のブランチの素子にはダッシュ（°）を付
けである。

ブランチ３２の構造について説明すると、デプリーシ厘
ン・モードの限流トランジスタ３４のドレインが回路ノ
ードＤに接続されている。負荷トランジスタ３６は、そ
のドレインが限流トランジスタ３４のソースに接続され
、ゲートとソースは回路ノードＥに接続されている。ノ
ードＤは、たとえば適当なメタライゼーションを用いて
ＶＤＤで示すドレイン・バイアス電圧源に接続できるよ
うになっている。エンハンスメント型の能動トランジス
タ３８は、そのドレイン・ソース経路が回路ノードＥと
回路ノードＦとの間に直列に接続されている。回路ノー
ドＦは回路接地または基準電位に接続できるようになっ
ている。アクセス・トランジスタ４０は、そのソースが
回路ノードＥに接続され、ゲートが限流トランジスタ３
４のゲートに接続されている。アクセス・トランジスタ
４０のドレインはビット線信号ＢＬを受け取るよう機能
し、共通接続したトランジスタ３４及び４０のゲートは
、ワード線信号ＷＬを受け取るように機能する。

ブランチ３２．３２’は負荷トランジスタ３４．３４°
のドレインで回路ノードＤに接続され、能動トランジス
タ３ｇ、３８”のソースで回路ノードＦに接続されてい
る。ブランチ３２．３２”は、それぞれノードＥ、Ｅ”
とトランジスタ３８’３８のゲートとの間で交差結合し
ている。

次にセル３０の動作を、トランジスタ３８がオン、トラ
ンジスタ３８１がオフの場合について、第２図のセル１
０の動作と類似の形で説明する。

限流トランジスタ３４°は、能動トランジスタ３８のゲ
ート・ソース接合の両端間のシ１ットキー・ダイオード
（第１図には図示せず）のクランプ電圧に類似した大き
さのしきい電圧を宵するデプリーシロン型のトランジス
タである。したがって、ワード線信号ＷＬがＯｖでセル
３０が待機動作モードにあるときは、トランジスタ３４
９は「ソフト」なオンの状態である。すなわち、トラン
ジスタ３４１は、そのドレイン・ソース経路に比較的少
ない電流を通す。限流トランジスタ３４°のソースの電
圧レベルは、小さい電流に伴うチャネル両端間の小さな
電圧降下により、ドレインの電圧レベルよりわずかに低
くなる。したがうて、能動トランジスタ３８のゲートで
得られる電流は、ゲート・ソース・ダイオードの正常の
クランプ電圧での電流よりも十分に小さく、ゲートの電
圧レベルは幾分減少するが、セル３０を安定な待機動作
状態に維持するには十分である。

このように、本発明に従って製作したセル３０では、負
荷電流Ｉ２（第２図）が待機動作モードで大幅に減少す
る。ワード線信号ＷＬが使用可能の場合（すなわち高論
理レベルに切り替わった場合）、限流トランジスタ３４
１は「よりハード」なオンとなり、回路ノードＥ°の電
圧は、正常のショットキー・クランプ電圧にまで上昇し
て、能動トランジスタ３８に最大のゲート・ドライブ電
流を与える。もちろん、能動トランジスタ３８．３８°
の状態が反転した場合には、セル３０の動作は同一であ
るが反対となる。

待機動作モードでは、限流トランジスタ３４は、高レベ
ル側の電流Ｉ２（第２図）が流れるのを抑制する他に、
負荷トランジスタ３６のドレイン・ソース電位を低下さ
せるように機能し、これにより、待機動作モードで低レ
ベル側の電流Ｉｆ（第２図）の大きさも減少させる。本
発明に従って製作したセル３０によれば、待機動作モー
ドでは、第２図の従来技術によるセル３０よりも消費さ
れる全電流が約り０％少なくなると推定される。

次に第３図、第３Ａ図及び第３Ｂ図は、集積回路チップ
５０上に形成されたセル３０を示す。図に示した好まし
い製作物は、対称形でワード線が分離した構造、すなわ
ち、セル３０の両端にワード線信号接続部ＷＬを有する
、中心線ＣＬに対して裏返しにした鏡像の構造である。

セル３０のトランジスタを画定する集積回路５０中の各
領域は、第１図に用いたものと同じ数字で示し、ワード
線及びビット線信号、ならびにバイアス電圧を受け取る
接続部も同じ記号で示しである。ゲートの材料及びオー
ム接触用金属は凡例（第３図、第３Ａ図）及び矢印（第
３Ｂ図）で示しである。ドーピングしたドレイン／ソー
ス領域が、第３図、第３Ｂ図に見え、例として示した１
つのドーピングしたチャネル領域（トランジスタ３８の
チャネル領域）が、第３Ｂ図のゲート材料の下に見える
。第３図のソース・バイアス電圧Ｖｓｓは、第１図の回
路接地で構成される。

第３図から明らかなように、デプリーシ１ン型の限流ト
ランジスタ３４は、ワード線ＷＬを　Ｎ　４″ソース／
ドレイン領域のｖＤｏ接続部に通じる部分を覆う領域５
２に延長することによって形成される。デプリーシロン
型の限流トランジスタ３４１も同様に、ワード線ＷＬを
領域５２’に延長することにより、セル３０の反対側に
形成される。

限流トランジスタ３４．３４°の有無に関係なく、第３
図の構造ではＮ＋領領域らＶＯＯへの接続が必要である
ため、これらの能動限流トランジスタは、集積回路５０
上のセル３０の面積を増大せずに製作される。実際に、
限流トランジスタ３４．３４°の形成（意図しないで形
成された場合には寄生性となる）を避けると、余分なＶ
ＯＯまたはＷＬ接点が必要となり、セルの面積が増大す
る。したがって、本発明に従って製作したセル３０は、
従来技術による同様の構成のセル１０（第２図）を形成
するのに必要な面積より小さい面積で製作することがで
きる。

本発明を、特定の実施例に関して説明したが、本発明は
これに限定されるものではない。たとえば、ＧａＡｓ　
　ＭＥＳＦＥＴで実施した例を示したが、本発明を第■
族と第■族の化合物を含む他の半導体材料で製作したＭ
ＥＳＦＥＴ　　ＲＡＭにも応用することができる。

Ｆ０発明の効果 従来技術によるデバイスに比べて電流消責量の少ない新
規な改良されたスタティックＭＥＳＦＥＴ　　ＲＡＭセ
ルが提供される。このセルは、集積回路上で従来技術に
よるセルと同様またはそれより小さい面積で製作するこ
とができる。このセルは、特に大型のスタティックＲＡ
Ｍ回路に使用できる。

【図面の簡単な説明】

第１図は、本発明に従って製造したスタティックＲＡＭ
セルの回路図、第２図は、従来技術に従って製造したス
タティックＲＡＭセルの回路図、第３図は、本発明に従
って、単一の集積回路上に製作した第１図のメモリ・セ
ルの概略上面図、第３Ａ図は、第３図の集積回路の領域
を定義する凡例、第３Ｂ図は、第３図の線３Ｂ−３Ｂに
ついての断面図である。 １０．３０・・・・スタティックＲＡＭセル、１２．１
２”、３２．３２’・・・・ブランチ、３４．３４’・
・・・限流トランジスタ、１４．１４’　　３８．３６
°・・・・負荷トランジスタ、１８．１８”、３８．３
８゛・・・・能動トランジスタ、２０．２０°　４０．
４０’・・・・アクセス・トランジスタ、５０・・・・
集積回路チップ。 出願人　　インターナシロナル・ビジネス・マシーンズ
・コーポレーシ１ン 復代理人　弁理士　　篠　　１）　文　　雄第３図 第３Ｂ図 Ｎ亭ソース・トレー令μ戒 一一ト材料 オーム梓点金屡 接点ノぜイア４ｉｔ！ｊ＆。

Claims (1)

1. 【特許請求の範囲】 金属ショットキー電界効果トランジスタ（ＭＥＳＦＥＴ
   ）で構成されたスタティック・ランダム・アクセス・メ
   モリ・セルであって、 上記セルは、バイアス電圧源に接続される第１の回路ノ
   ードＤ及び基準電位に接続される第３の回路ノードＦ間
   に形成された第１及び第２の並列ブランチ３２、３２′
   を含み、 上記各ブランチ内の上記第１の回路ノード及び第３の回
   路ノードの途中にそれぞれ設けられた第２の回路ノード
   Ｅ及びＥ′と、 上記第２の回路ノードにそれぞれ接続されたゲート及び
   ソースを有する負荷トランジスタ３６、３６′と、 上記第２の回路ノードに接続されたドレイン及び上記第
   ３の回路ノードに接続されたソースを有する能動トラン
   ジスタ３８、３８′と、 上記第２の回路ノードに接続されたソース及びワード線
   信号ＷＬを受け取るのに適したゲート及びビット線信号
   ＢＬを受け取るのに適したドレインを有するアクセス・
   トランジスタ４０、４０′と、 上記第１及び第２のブランチを、一方のブランチの上記
   第２の回路ノード及び他方のブランチの上記能動トラン
   ジスタのゲート間で交差接続する手段と、 上記ワード線信号が使用可能ではないときに、上記負荷
   トランジスタのドレイン電流を減少するため、上記第１
   の回路ノード及び上記負荷トランジスタのドレイン間に
   接続された限流手段３４、３４′と、 上記限流手段に上記ワード線信号ＷＬを供給する手段と
   、 を含むスタティック・ランダム・アクセス・メモリ・セ
   ル。