JPH0227593A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、揮発性半導体記憶装置と不揮発性半導体記憶
装置とを組合せた半導体記憶装置に関するものである。

〈従来の技術〉 一般に、電源をオフにしても記憶内容が保持されている
記憶装置（以下「メモリ」という）は、不揮発性メモリ
と呼ばれ、電源をオ、フにすると記憶内容が消失するメ
モリは揮発性メモリと呼ばれる。これらのメモリは半導
体によって構成することができ、電気的にデータの書き
換え可能なものの中には、不揮発性メモリであるＥＥＦ
ＲＯＭ等や、揮発性メモリであるＲＡＭがある。

〈発明が解決しようとする課題〉 ＥＥＦＲＯＭは、電源をオフにしても、記憶されたデー
タを長期間保持できるが、データの書き換え回数に制限
があシ、また−回の書き換えに数ｍＦＲｃの時間を必要
とし、常時データを書き換える用途には適していない。

他方、ＲＡＭは、データの書き換えに要する時間は、ｌ
　Ｑ　Ｑ　１ｓｅｃ程度と短かく、書き換え回数に制限
はないが、電源がオフにされると、記憶されたデータが
消失゛される。

く課題を解決するための手段〉 本発明においては、前記の問題を解決するため、揮発性
半導体メモリと不揮発性半導体メモリとを組み合わせ、
不揮発性半導体メモリは記憶内容の保持の必要性に応じ
て動作を切換えられるようにし、揮発性半導体メモリの
記憶データを不揮発性半導体メモリに転送するための電
圧印加手段を設けた。さらに、揮発性半導体メモリ動作
時に、不揮発性半導体メモリの記憶データを保護し、信
頼性を向上させるために、揮発性半導体メモリと不揮発
性半導体メモリとの間に分離手段を設けた。

く作　用〉 データを長期間保存する必要のない場合は、揮発性半導
体メモリとして動作し、１００ｎｓ！ｃ程度でデータの
書き換えができる。一方、データを長期間保存する必要
のあるときは、不揮発性半導体メモリとして動作するよ
うにモードを切換え、揮発性半導体メモリに記憶されて
いるデータを不揮発性半導体メモリに転送するための電
圧を印加することによシ、データ量に無関係で数ｍＭｔ
＋の期間にデータを転送し、長期間データを保存できる
。

〈実施例〉 不揮発性半導体メモリの一例としてＥＥＦＲＯＭを用い
、揮発性半導体メモリの一例としてＤＲＡＭを用いた一
実施例の回路図を第１図に示す。ＥＥＦＲＯＭ及びＤＲ
ＡＭは共にＭＯＳ技術によって製作されるので製造が容
易であり、ＤＲＡＭは一つのメモリセルに要する素子数
が最も少ない利点がある。

第１図において、４個のＭＯＳ）ランジスタＭＴ１、Ｍ
Ｔ２　、ＭＴ３及びＭＴ４が半導体基板の上に直列に形
成されている。実際のメモリは、この組合せが多数配列
されるのであるが、便宜上１個の単位として動作する部
分を取出した。ＭＯＳ）ランジスタＭ　Ｔ　１　とＭＯ
Ｓ）ランジスタＭＴ、の中間点４には、容量素子Ｃが接
続され、端子５から所定の電圧が印加される。ＭＯＳ）
ランジスタＭＴ、の端子１は、通常半導体基板のｎ層と
なシ、メモリの列線に接続され、そのゲー１−Ｇ、の端
子３は、メモリの行線に接続される。ＭＯＳ）ランジス
タＭＴ１と容量素子ＣとでＤＲＡＭｔ−構成する。ＭＯ
Ｓ　）ランジスタＭＴ２は、通常の制御ゲームＧ２の下
方にブローティングゲート６を設けＥＥＰＲＯＭを構成
する。ＭＯＳｌ−ランジスタＭＴ、は、このメモリがＥ
ＥＦ　ＲＯＭとして動作するか、ＤＲＡＭとして動作す
るか、のモード切換え用トランジスタであって、そのゲ
ートＧ。

と、ＭＯＳｌ−ランジスタＭＴ２のゲートＧ２には、端
子７から電圧が印加されるようになっている。

ＭＯＳ　）う゛ンジスタＭＴ、の端子２は半導体基板の
ｎ層となる。端子１及び端子２は、一方がドレイン側と
なシ他方がソース側となる。容量素子Ｃは半導体基板の
チャネル域を一方の電極とし、酸化膜を介して設けられ
たポリシリコン膜を他方の電極とすることができる。Ｍ
ＯＳ）ランジスタＭ　Ｔ　４は、ＤＲＡＭとＥＥＰＲＯ
Ｍとの間に設けられた分離用トランジスタであって、Ｄ
ＲＡＭ動作時には、そのゲートＧ４の端子８に印加され
る電圧によってオフ状態となる。

このよりな装置は、次のように動作する。

（１）　　初期設定 ＥＥＰＲＯＭを保護するＮ０Ｓ）ランジヌタＭＴ４及び
メモリの列線に接続されているＭＯＳトランジスタＭＴ
Ｉ　ｔ−オンにした状態で、端子７に正電圧パルスを印
加し、ＭＯＳｌ−フンジスタＭＴ２のフローティングゲ
ート６に電荷を蓄積する（このときの電荷ｔＱｐとする
）。

（２）　　Ｄ　ＲＡ　Ｍ動作時 通常のＤＲＡＭとして動作させるときは、端子５及び端
子８を接地して、ＭＯＳ）ヲンジヌタＭＴ、をオフ状態
にする。この状態の等何回路は、第２図のよりになシ、
−個の容量素子Ｃトー個のＭＯＳ）ランジスタＭＴ、と
よ構成るＤＲＡＭｔ：構成する。ＭＯＳ）ランジスタＭ
　Ｔ　ｔのドレイン部の端子１に電圧Ｖｃｃを印加した
状態で、このトランジスタをオン状態にすると、容量素
子Ｃ（容量をＣｃとする）に蓄積される電荷Ｑｃは、 Ｑｃ＝ＣｃＶｃｃ となる。

ＤＲＡＭ動作時に、ＭＯＳｌ−ヲンジスタＭＴ４をオフ
状態にしておくことによシ、Ｅ　Ｅ　Ｐ　ＲＯＭのデー
タは完全に保護され、信頼性も保証される。

（３）ＤＲＡＭからＥＥＦＲＯＭへのデータ転送前述の
ＤＲＡＭに蓄積されたデータをＥＥＦＲＯＭに転送する
ときは、Ｅ　Ｅ　Ｆ　ＲＯＭを保護するＭＯＳ）ランジ
スタＭＴ４をオン状態に、またＭＯＳ）ランジスタＭＴ
、をオフ状態にする。

このときの等価回路を第３図に示す。

容量素子Ｃに電荷Ｑｃ、フローティングゲート６に電荷
ＱＦが蓄積されている状態で、端子５に電圧ｖ５を印加
すると、 ＣＬ（ＶＦ　　Ｖ４）十ＣＨＶＦ＝ＱＦ　　−＝（１）
（（（Ｖ４−Ｖｓ）＋ＣＬ（Ｖ４　　Ｖｐ）＝ＱＣ・・
・・・・（２） ここで、Ｃｃ：容量素子Ｃの容量 ＣＬ：フローティングゲート６と基 板９間の容量 ＣＨ：フローティングゲート６と制 御ゲート０２間の容量 ｖ、：端子４の電位 ｖＳ　：端子５０電圧 ｖＦニア０−ティングゲート６の電位 Ｑｃ：容量素子Ｃに蓄積された電荷 Ｑ、：フローティングゲート６に蓄 積されている電荷 ｆｌ＋、＋２１式よシ、フローティングゲート６と、容
量素子Ｃの一方の電極を構成する拡散層との間に印加さ
れる電圧Ｖは、下式で表わされる。

Ｖ＝Ｖ、−ＶＦ ところで、上記初期設定において、 Ｑ　Ｆ　＝−ＣＨ・１ＶＴａ　　　　・−−一・・・・
−・・（４）の電荷が蓄積されている。

ΔＶＴＨ：初期設定にてフローティングゲート６に蓄積
された電荷による ＭＯＳ）ランジスタＭＴ、のし きい値のシフト値 又、容量素子ＣＶＣＶｃｃを印加することによシＱｃ　
＝　Ｃｃ　Ｖｃｃ　　　・・・・・・・・・・・・・・
・・・・・・・・・・（６）の電荷が蓄積される。

（３）、（４）及び（６）式から フローティングゲート６に注入される電流密度ＪＦは、
フローティングゲート６と半導体基板の拡散領域間に印
加された電界Ｅ。Ｋで決まシ、Ｊ　ｐ　＝ＡＥ□ｚ”　
ｅＸｐ　（−Ｂ／ＥＯＸ　）　＝−（７）となる。Ａ、
Ｂは定数である。

・・・・−・（８） で表わされる。ここでｔｏｘはフローティングゲート６
と拡散領域間の薄い酸化膜の厚さである。

容量素子Ｃに電荷ＱＣ＝ＣｃＶｃｃが蓄積されている状
態及び蓄積されていない状態（ＱＣ＝Ｏ）のＥ。Ｘをそ
れぞれ、Ｅ　ＯＸ□、Ｅｏｘｏとすると、ΔＥ　ＯＸ　
”　ＥＯＸＩ　−Ｅｏｘ。

で表わされる。

容量素子Ｃの電極の端子５に電圧ｖ１１を印加すること
により、フローティングゲート６に正孔を注入する場合
、容量素子Ｃに電荷Ｑｃ＝ＣｃＶｃｃが蓄積されている
ときは、蓄積されていない状態よシも、（９）式に示す
ΔＥｏｘだけ強い電界で、正孔が注入されることになる
。

ブローティングゲート６と基板側端子９との間の前記の
正孔注入の為の薄い酸化膜の厚さをｔｏｘとするとき、
実施例において、 ｔｏＸ＝８ＯＡ Ｃｃ＝５０ｆＦ ＣＦＩ＝１５．８ｆＦ ＣＬ＝９．２ｆＦ Ｖｃｃ＝５Ｖ であるとする。

このとき、（９）式にそれぞれの数値を入れ、ΔＥ０ｘ
を求めると、 ΔＥ　□ｘ　＝　３．５４　（Ｍ　Ｖ　／ａｍ　）であ
り、フローティングゲート６と基板側端子９との間に印
加される電界がＥ。Ｘ工及びＥｏｘ。

のときに、７０−ティングゲート６に流れる電流密度を
ＪＦｌ、　　ＪＦＯとすれば、Ｊ　ｐ＋／　Ｊ　Ｆｏ−
＝１０’ 程度となり、容量素子Ｃに電荷が蓄積されている（　Ｑ
ｃ　＝Ｃｃ　Ｖｃｃ　）状態では、電荷が蓄積されてい
ない（Ｑｃ＝Ｏ）状態に比較し、フローティングゲート
６に多量の正電荷が蓄積されることが判る。

木実雄側では、ＭＯＳ　）ランジスタＭＴ２の制御ゲー
トＧ２・を接地し、容量素子Ｃの一方の１侃に電圧ｖ５
を印加したが、容量素子Ｃの一方の電Ｗｉを接地し、端
子７に電圧を印加しても、同様なことができる。

以上のようにして、容量素子Ｃに蓄積されているデータ
を、端子５又は端子７に電圧を印加することにより、フ
ローティングゲート６に蓄積されるデータとして転送す
ることができる。

前記の構成の記憶素子が多数接続されている場合でも、
共通の端子５又は端子７に電圧を印加することによシ、
ＤＲＡＭとして蓄積された大容量のデータを、すべて−
括してＥＥＰＲＯＭへ高速で転送することができる。Ｍ
ＯＳ）ランジスタＭＴ２のチャネルの電流の大小、又は
制御ゲートＧ２から見たゲートしきい値電圧の変化によ
って、ＥＥＦＲＯＭのデータが判別される。

〈発明の効果〉 本発明によれば、揮発性半導体記憶装置と不揮発性半導
体記憶装置とを組み合わせ、必要に応じ記憶の書換え又
は保存ができる。ＤＲＡＭとＥＥＰＲＯＭ’に組み合わ
せた不揮発性ＲＡＭは高集積化に適している。さらに、
揮発性半導体記憶装置と不揮発性半導体記憶装置とを分
離する手段を設けたので、揮発性半導体記憶装置動作時
に、不揮発性半導体記憶装置のデータが破壊されること
を完全に防止することができ、信頼性の極めて高い半導
体記憶装置を得ることができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図はＤＲＡＭ
として動作する場合の等価回路図、第３図はＤＲＡＭか
らＥＥＰＲＯＭへデータを転送するときの等価回路図で
ある。 符号の説明 ＭＴｉ　＋　Ｍ　Ｔ２　　＋　Ｍ’ｒ！　　ｅ　　ＭＴ
ｉ　　・・・ＭＯ５Ｉ−ランジスタ、Ｇｌ　、Ｇｚ　、
Ｇａ　、Ｇ４・・・制御ゲート、Ｃ・・・容量素子、６
・・・ブローティングゲート。 第１　図 代理人　弁理士　　杉　山　毅　至（他１名）適２５！
Ｊ 第３図

Claims (1)

【特許請求の範囲】
1. １、揮発性半導体記憶装置と、不揮発性半導体記憶装置
   と、半導体記憶装置のモードを切換えるためのモード切
   換手段と、上記揮発性半導体記憶装置に記憶されたデー
   タを上記不揮発性半導体記憶装置に転送するための電圧
   印加手段と、上記揮発性半導体記憶装置と上記不揮発性
   半導体記憶装置とを分離するための分離手段とを有する
   ことを特徴とする半導体記憶装置。