JPH0143400B2 - - Google Patents
Info
- Publication number
- JPH0143400B2 JPH0143400B2 JP14792180A JP14792180A JPH0143400B2 JP H0143400 B2 JPH0143400 B2 JP H0143400B2 JP 14792180 A JP14792180 A JP 14792180A JP 14792180 A JP14792180 A JP 14792180A JP H0143400 B2 JPH0143400 B2 JP H0143400B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- gate
- series circuit
- point
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明はデータを電気的に書き替えが可能な
読出し専用の半導体記憶装置に関する。
読出し専用の半導体記憶装置に関する。
ゲート電極としてフローテイングゲートとコン
トロールゲートの二つを有する二重ゲート型の
MOSトランジスタをメモリセルとして使用した
読出し専用半導体記憶装置すなわちリードオンリ
メモリは、現在多くの電子装置で利用されてい
る。
トロールゲートの二つを有する二重ゲート型の
MOSトランジスタをメモリセルとして使用した
読出し専用半導体記憶装置すなわちリードオンリ
メモリは、現在多くの電子装置で利用されてい
る。
第１図および第２図は上記二重ゲート型の
MOSトランジスタをメモリセルとして使用した、
従来の半導体記憶装置の構成を示すもので、第１
図は回路図、第２図はそのパターン平面図であ
る。図において１は各メモリセル、２は各メモリ
セルのコントロールゲートを兼ねた行線、３は各
フローテイングゲート、４は列線、５はドレイ
ン、６は接地電位が与えられるソース、７はドレ
イン５と列線４とを接続するコンタクトホールで
ある。このような構成の記憶装置において予めデ
ータを設定するには、フローテイングゲート３に
電子を注入するか否によつて行なつている。すな
わちフローテイングゲート３に電子が注入された
メモリセル１ではそのしきい電圧が上昇し、電子
の注入が行なわれないメモリセル１ではしきい電
圧は変化しないので、このとき行線２に所定電位
を与えればしきい電圧の高いメモリセル１はオフ
し、低いメモリセル１はオンする。したがつてこ
れにより“１”あるいは“０”のデータが読み出
されることになる。
MOSトランジスタをメモリセルとして使用した、
従来の半導体記憶装置の構成を示すもので、第１
図は回路図、第２図はそのパターン平面図であ
る。図において１は各メモリセル、２は各メモリ
セルのコントロールゲートを兼ねた行線、３は各
フローテイングゲート、４は列線、５はドレイ
ン、６は接地電位が与えられるソース、７はドレ
イン５と列線４とを接続するコンタクトホールで
ある。このような構成の記憶装置において予めデ
ータを設定するには、フローテイングゲート３に
電子を注入するか否によつて行なつている。すな
わちフローテイングゲート３に電子が注入された
メモリセル１ではそのしきい電圧が上昇し、電子
の注入が行なわれないメモリセル１ではしきい電
圧は変化しないので、このとき行線２に所定電位
を与えればしきい電圧の高いメモリセル１はオフ
し、低いメモリセル１はオンする。したがつてこ
れにより“１”あるいは“０”のデータが読み出
されることになる。
ところで上記従来の記憶装置において、データ
書込みのためにはフローテイングゲート３に電子
を注入する際は、そのメモリセル１のドレイン５
とコントロールゲートすなわち行線２の両方に高
電圧を印加し、そのドレイン５の近傍で生じるイ
オン衝撃電流によつて行なつている。そのため一
つのメモリセル１毎に電子を注入するか否かを決
めねばならないので、一つのメモリセルに対して
高電位および接地電位をそれぞれ与える必要があ
る。この結果、第１図に示すようなメモリセルの
配列および第２図に示すようなパターンとする必
要があり、このためにメモリセル１の占有面積が
大きくなつてしまい記憶装置全体のチツプサイズ
が大型となる欠点がある。
書込みのためにはフローテイングゲート３に電子
を注入する際は、そのメモリセル１のドレイン５
とコントロールゲートすなわち行線２の両方に高
電圧を印加し、そのドレイン５の近傍で生じるイ
オン衝撃電流によつて行なつている。そのため一
つのメモリセル１毎に電子を注入するか否かを決
めねばならないので、一つのメモリセルに対して
高電位および接地電位をそれぞれ与える必要があ
る。この結果、第１図に示すようなメモリセルの
配列および第２図に示すようなパターンとする必
要があり、このためにメモリセル１の占有面積が
大きくなつてしまい記憶装置全体のチツプサイズ
が大型となる欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、メモリ
セルの占有面積を小さくしもつてチツプサイズの
縮小化が可能な半導体記憶装置を提供することに
ある。
たものであり、その目的とするところは、メモリ
セルの占有面積を小さくしもつてチツプサイズの
縮小化が可能な半導体記憶装置を提供することに
ある。
ところで第３図は前記メモリセルとして使用さ
れる二重ゲート型のMOSトランジスタの構成を
示す断面図である。図において８は基板、６，５
はソース、ドレイン、２はコントロールゲートを
兼ねた行線、３はフローテイングゲートであり、
上記行線２およびフローテイングゲート３は通
常、ポリシリコンによつて形成されている。また
行線２とフローテイングゲート３との間およびフ
ローテイングゲート３と基板８との間にはそれぞ
れ酸化シリコン等の絶縁物が介在している。この
ため行線２とフローテイングゲート３との間およ
びフローテイングゲート３と、前記ソース６とド
レイン５との間の導電チヤネルあるいは基板８と
の間には、容量C1，C2が存在する。このような
構造において、いまコントロールゲートを兼ねた
行線２とフローテイングゲート３との間の電界が
ある値以上になると、この両ゲート間にはトンネ
ル電流が流れる。第４図は横軸に電界の強さを、
縦軸に電流密度をそれぞれとつたものである。第
４図に示すように行線２とフローテイングゲート
３との間の電界強度がEc以上になると、この間
には電流が流れる。またコントロールゲートを兼
ねた行線２の電位をVCGとすれば、このときのフ
ローテイングゲート３の電位VFGは次式で与えら
れる。
れる二重ゲート型のMOSトランジスタの構成を
示す断面図である。図において８は基板、６，５
はソース、ドレイン、２はコントロールゲートを
兼ねた行線、３はフローテイングゲートであり、
上記行線２およびフローテイングゲート３は通
常、ポリシリコンによつて形成されている。また
行線２とフローテイングゲート３との間およびフ
ローテイングゲート３と基板８との間にはそれぞ
れ酸化シリコン等の絶縁物が介在している。この
ため行線２とフローテイングゲート３との間およ
びフローテイングゲート３と、前記ソース６とド
レイン５との間の導電チヤネルあるいは基板８と
の間には、容量C1，C2が存在する。このような
構造において、いまコントロールゲートを兼ねた
行線２とフローテイングゲート３との間の電界が
ある値以上になると、この両ゲート間にはトンネ
ル電流が流れる。第４図は横軸に電界の強さを、
縦軸に電流密度をそれぞれとつたものである。第
４図に示すように行線２とフローテイングゲート
３との間の電界強度がEc以上になると、この間
には電流が流れる。またコントロールゲートを兼
ねた行線２の電位をVCGとすれば、このときのフ
ローテイングゲート３の電位VFGは次式で与えら
れる。
VFG＝C1／C1＋C2VCG …(1)
ここでいまC2がC1の２倍であれば上記(1)式は
次式のようになる。
次式のようになる。
VFG＝１／３VCG ……(2)
すなわち上記(2)式のような電位関係があれば、
行線２とフローテイングゲート３との間の電界の
方がフローテイングゲート３と前記導電チヤネル
あるいは基板８との間の電界よりも大きい。した
がつて第４図中に示す電界強度Ecを上記両電界
の中間値に設定すれば、フローテイングゲート３
から行線２に向けて電子の流れが生じる。従つ
て、フローテイングゲートからは電子が放出され
てそこに正孔が残り、フローテイングゲートは正
に帯電する。この電子の流れが生じている時間を
長くすれば、第５図に示すように、そのMOSト
ランジスタのしきい電圧は正から負へと変化し、
しきい電圧がいつたん負になればそのコントロー
ルゲートの電位が零であつてもオンすることにな
る。この発明は上記のような二重ゲート型の
MOSトランジスタの性質を利用したものである。
行線２とフローテイングゲート３との間の電界の
方がフローテイングゲート３と前記導電チヤネル
あるいは基板８との間の電界よりも大きい。した
がつて第４図中に示す電界強度Ecを上記両電界
の中間値に設定すれば、フローテイングゲート３
から行線２に向けて電子の流れが生じる。従つ
て、フローテイングゲートからは電子が放出され
てそこに正孔が残り、フローテイングゲートは正
に帯電する。この電子の流れが生じている時間を
長くすれば、第５図に示すように、そのMOSト
ランジスタのしきい電圧は正から負へと変化し、
しきい電圧がいつたん負になればそのコントロー
ルゲートの電位が零であつてもオンすることにな
る。この発明は上記のような二重ゲート型の
MOSトランジスタの性質を利用したものである。
以下図面を参照してこの発明の一実施例を説明
する。第６図はこの発明に係る半導体記憶装置の
回路構成図である。図において１１は列アドレス
信号a0，0，a1，1，…をデコードする列デコ
ーダ、１２はこの列デコーダ１１のデコード出力
により駆動される列選択用のMOSトランジスタ、
１３は列線、１４は行アドレス信号A0，0，
A1，1，…をデコードする行デコーダ、１５は
行線１６はコントロールゲートおよびフローテイ
ングゲートを有する二重ゲート型のMOSトラン
ジスタからなるメモリセルである。このうちメモ
リセル１６はそれぞれ同数個直列接続され、複数
の直列回路１７を構成している。そして上記各直
列回路１７の一端は上記各列線１３に接続される
とともに、他端はこの記憶装置をデータ読出しモ
ードあるいはデータ書込みモードのいずれかに設
定するための信号Ｒ／をゲート入力とする各
MOSトランジスタ１８を介して接地電位点すな
わち基準電位点に接続される。また上記各直列回
路１７において対応する位置にあるメモリセル１
６の各コントロールゲートは同一の行線１５に接
続される。さらに上記列選択用のMOSトランジ
スタ１２のそれぞれの他端は共通接続され、この
共通接続点Ｓと正極性の電源電圧VD印加点との
間には、クロツク信号φをゲート入力とする負荷
用のMOSトランジスタ１９が接続される。また
上記接続点Ｓと接地電位点との間には、前記各メ
モリセル１６にデータを書き込む際、その書込み
データに応じて“１”あるいは“０”に設定され
る信号Ａをゲート入力とするMOSトランジスタ
２０が接続される。またさらに前記各列線１３と
VD印加点との間には、上記クロツク信号φをゲ
ート入力とする複数の負荷用のMOSトランジス
タ２１が接続される。
する。第６図はこの発明に係る半導体記憶装置の
回路構成図である。図において１１は列アドレス
信号a0，0，a1，1，…をデコードする列デコ
ーダ、１２はこの列デコーダ１１のデコード出力
により駆動される列選択用のMOSトランジスタ、
１３は列線、１４は行アドレス信号A0，0，
A1，1，…をデコードする行デコーダ、１５は
行線１６はコントロールゲートおよびフローテイ
ングゲートを有する二重ゲート型のMOSトラン
ジスタからなるメモリセルである。このうちメモ
リセル１６はそれぞれ同数個直列接続され、複数
の直列回路１７を構成している。そして上記各直
列回路１７の一端は上記各列線１３に接続される
とともに、他端はこの記憶装置をデータ読出しモ
ードあるいはデータ書込みモードのいずれかに設
定するための信号Ｒ／をゲート入力とする各
MOSトランジスタ１８を介して接地電位点すな
わち基準電位点に接続される。また上記各直列回
路１７において対応する位置にあるメモリセル１
６の各コントロールゲートは同一の行線１５に接
続される。さらに上記列選択用のMOSトランジ
スタ１２のそれぞれの他端は共通接続され、この
共通接続点Ｓと正極性の電源電圧VD印加点との
間には、クロツク信号φをゲート入力とする負荷
用のMOSトランジスタ１９が接続される。また
上記接続点Ｓと接地電位点との間には、前記各メ
モリセル１６にデータを書き込む際、その書込み
データに応じて“１”あるいは“０”に設定され
る信号Ａをゲート入力とするMOSトランジスタ
２０が接続される。またさらに前記各列線１３と
VD印加点との間には、上記クロツク信号φをゲ
ート入力とする複数の負荷用のMOSトランジス
タ２１が接続される。
なお、上記各メモリセル１６は予めその書込み
データに基づいて、フローテイングゲートから電
子を放出させるか、もしくは放出を行なわず初期
の中性状態のままにすることによりそのしきい値
電圧が負または正に設定されているものとする。
データに基づいて、フローテイングゲートから電
子を放出させるか、もしくは放出を行なわず初期
の中性状態のままにすることによりそのしきい値
電圧が負または正に設定されているものとする。
次に上記のように構成された記憶装置からデー
タを読み出す場合の動作を、第７図に示すタイミ
ングチヤートを用いて説明する。まずデータを読
み出す場合に、信号Ｒ／をデータ読出しモード
すなわち“１”に、信号Ａを“０”にそれぞれ設
定しておく。信号Ａを“０”に設定するとMOS
トランジスタ２０はオフ状態になり、データ読出
し時にはこのトランジスタ２０は動作とは無関係
になる。また信号Ｒ／を“１”に設定すると各
MOSトランジスタ１８はオン状態になり、各直
列回路１７の一端はそれぞれ接地電位点に接続さ
れた状態になる。次にφが“１”となつている期
間に、列デコーダ１１および行デコーダ１４によ
り一つの直列回路１７内の一つのメモリセル１６
が選択されたとする。φが“１”になると負荷用
のMOSトランジスタ１９，２１がオンして、接
続点Ｓおよび各列線１３は充電され“１”とな
る。またこのとき行デコーダ１４は選択行線には
“０”信号を、非選択行線には“１”信号をそれ
ぞれ出力する。したがつて上記直列回路１７内の
非選択の各メモリセル１６のコントロールゲート
に“１”信号が与えられ、これらすべてのメモリ
セル１６はオン状態になる。一方、上記直列回路
１７において、選択されたメモリセル１６のコン
トロールゲートには“０”信号が与えられる。そ
してこの選択されたメモリセル１６のしきい電圧
が予め正に設定されていれば、このメモリセルは
オフ状態になる。φが“１”となつている期間
に、上記選択されたメモリセル１６がオフ状態で
あれば、列デコーダ１１によつて選択されMOS
トランジスタ１９および２１によつて“１”に充
電された列線１３は放電されず、したがつてこの
とき接続点Ｓは“１”のままになる。また上記選
択されたメモリセル１６のしきい電圧が予め負に
設定されていれば、このメモリセルはオン状態に
なる。したがつてこのとき“１”に充電される列
線１３および接続点Ｓは直列回路１７によつて放
電され、接続点Ｓは“０”になる。すなわちφが
“１”の期間に接続点Ｓの信号を検出すれば上記
選択されたメモリセルに予め書き込まれたデータ
を得ることができる。また、もちろんφを“１”
にして列線１３を予め充電し、その後非選択行線
を“１”にして、その時の接続点Ｓの信号を検出
する様にしてもよい。
タを読み出す場合の動作を、第７図に示すタイミ
ングチヤートを用いて説明する。まずデータを読
み出す場合に、信号Ｒ／をデータ読出しモード
すなわち“１”に、信号Ａを“０”にそれぞれ設
定しておく。信号Ａを“０”に設定するとMOS
トランジスタ２０はオフ状態になり、データ読出
し時にはこのトランジスタ２０は動作とは無関係
になる。また信号Ｒ／を“１”に設定すると各
MOSトランジスタ１８はオン状態になり、各直
列回路１７の一端はそれぞれ接地電位点に接続さ
れた状態になる。次にφが“１”となつている期
間に、列デコーダ１１および行デコーダ１４によ
り一つの直列回路１７内の一つのメモリセル１６
が選択されたとする。φが“１”になると負荷用
のMOSトランジスタ１９，２１がオンして、接
続点Ｓおよび各列線１３は充電され“１”とな
る。またこのとき行デコーダ１４は選択行線には
“０”信号を、非選択行線には“１”信号をそれ
ぞれ出力する。したがつて上記直列回路１７内の
非選択の各メモリセル１６のコントロールゲート
に“１”信号が与えられ、これらすべてのメモリ
セル１６はオン状態になる。一方、上記直列回路
１７において、選択されたメモリセル１６のコン
トロールゲートには“０”信号が与えられる。そ
してこの選択されたメモリセル１６のしきい電圧
が予め正に設定されていれば、このメモリセルは
オフ状態になる。φが“１”となつている期間
に、上記選択されたメモリセル１６がオフ状態で
あれば、列デコーダ１１によつて選択されMOS
トランジスタ１９および２１によつて“１”に充
電された列線１３は放電されず、したがつてこの
とき接続点Ｓは“１”のままになる。また上記選
択されたメモリセル１６のしきい電圧が予め負に
設定されていれば、このメモリセルはオン状態に
なる。したがつてこのとき“１”に充電される列
線１３および接続点Ｓは直列回路１７によつて放
電され、接続点Ｓは“０”になる。すなわちφが
“１”の期間に接続点Ｓの信号を検出すれば上記
選択されたメモリセルに予め書き込まれたデータ
を得ることができる。また、もちろんφを“１”
にして列線１３を予め充電し、その後非選択行線
を“１”にして、その時の接続点Ｓの信号を検出
する様にしてもよい。
次に各メモリセル１６にデータを書き込む場合
の動作を、第８図に示すタイミングチヤートを用
いて説明する。まずデータを書き込む場合に、前
記信号Ｒ／をデータ書込みモードすなわち
“０”に設定しておく。信号Ｒ／を“０”に設
定すると各MOSトランジスタ１８はオフ状態に
なり、各直列回路１７の一端はそれぞれ接地電位
点から分離された状態になる。次にφが“１”と
なつている期間に、列デコーダ１１および行デコ
ーダ１４により一つの直列回路１７内の一つのメ
モリセル１６が選択されたとする。φが“１”に
なると前記と同様に負荷用のMOSトランジスタ
１９，２１がオンして、接続点Ｓおよび各列線１
３は充電され“１”となる。またこのとき行デコ
ーダ１４は選択行線には正極性の高電位電圧V1
を、非選択行線にはこのV1よりも低電位の電圧
V2をそれぞれ出力する（ただしV1，V2はいずれ
も“１”信号の電位よりも高電位であるとする）。
さらにこのときMOSトランジスタ２０のゲート
に与える信号Ａを書込みデータに応じて“０”に
設定すれば、このMOSトランジスタ２０はオフ
状態となる。またいま、列デコーダ１１によつて
選択されている直列回路１７内のすべてのメモリ
セル１６のコントロールゲートには“１”信号よ
りも高電位の電圧V1またはV2が与えられている
ため、これらのメモリセルはすべてオン状態にあ
る。さらにMOSトランジスタ２０がオフ状態に
あるため、接続点Ｓおよび選択されている列線１
３も“１”に相当する電位となつており、上記直
列回路１７内のすべてのメモリセル１６がオン状
態にあるため各ソース、ドレインの電位も“１”
に相当する電位に上昇している。この状態のと
き、上記直列回路１７において選択されたメモリ
セル１６のコントロールゲートには高電位電圧
V1が与えられるが、このメモリセルのソース、
ドレイン電圧も上昇しているため、このメモリセ
ル１６のコントロールゲートとフローテイングゲ
ートとの間の電界は前記第４図中のEc以上には
ならず、したがつて両ゲート間には電流は流れ
ず、フローテイングゲートから電子の放出が行わ
れないので、フローテイングゲートは中性状態の
ままにされてそのしきい値電圧は正のまま変化し
ない。
の動作を、第８図に示すタイミングチヤートを用
いて説明する。まずデータを書き込む場合に、前
記信号Ｒ／をデータ書込みモードすなわち
“０”に設定しておく。信号Ｒ／を“０”に設
定すると各MOSトランジスタ１８はオフ状態に
なり、各直列回路１７の一端はそれぞれ接地電位
点から分離された状態になる。次にφが“１”と
なつている期間に、列デコーダ１１および行デコ
ーダ１４により一つの直列回路１７内の一つのメ
モリセル１６が選択されたとする。φが“１”に
なると前記と同様に負荷用のMOSトランジスタ
１９，２１がオンして、接続点Ｓおよび各列線１
３は充電され“１”となる。またこのとき行デコ
ーダ１４は選択行線には正極性の高電位電圧V1
を、非選択行線にはこのV1よりも低電位の電圧
V2をそれぞれ出力する（ただしV1，V2はいずれ
も“１”信号の電位よりも高電位であるとする）。
さらにこのときMOSトランジスタ２０のゲート
に与える信号Ａを書込みデータに応じて“０”に
設定すれば、このMOSトランジスタ２０はオフ
状態となる。またいま、列デコーダ１１によつて
選択されている直列回路１７内のすべてのメモリ
セル１６のコントロールゲートには“１”信号よ
りも高電位の電圧V1またはV2が与えられている
ため、これらのメモリセルはすべてオン状態にあ
る。さらにMOSトランジスタ２０がオフ状態に
あるため、接続点Ｓおよび選択されている列線１
３も“１”に相当する電位となつており、上記直
列回路１７内のすべてのメモリセル１６がオン状
態にあるため各ソース、ドレインの電位も“１”
に相当する電位に上昇している。この状態のと
き、上記直列回路１７において選択されたメモリ
セル１６のコントロールゲートには高電位電圧
V1が与えられるが、このメモリセルのソース、
ドレイン電圧も上昇しているため、このメモリセ
ル１６のコントロールゲートとフローテイングゲ
ートとの間の電界は前記第４図中のEc以上には
ならず、したがつて両ゲート間には電流は流れ
ず、フローテイングゲートから電子の放出が行わ
れないので、フローテイングゲートは中性状態の
ままにされてそのしきい値電圧は正のまま変化し
ない。
一方、上記記号Ａを書込みデータに応じて
“１”に設定すれば、MOSトランジスタ２０はオ
ン状態になり、上記列デコーダ１１によつて選択
されている直列回路１７内のすべてのメモリセル
１６のソース、ドレイン電圧は零になる。この状
態のとき、そのコントロールゲートに高電位電圧
V1が与えられる選択されたメモリセル１６では、
コントロールゲートとフローテイングゲートとの
間の電界がEc以上になり、そのフローテイング
ゲートから電子が放出され、そのしきい電圧は正
から負に変化する。
“１”に設定すれば、MOSトランジスタ２０はオ
ン状態になり、上記列デコーダ１１によつて選択
されている直列回路１７内のすべてのメモリセル
１６のソース、ドレイン電圧は零になる。この状
態のとき、そのコントロールゲートに高電位電圧
V1が与えられる選択されたメモリセル１６では、
コントロールゲートとフローテイングゲートとの
間の電界がEc以上になり、そのフローテイング
ゲートから電子が放出され、そのしきい電圧は正
から負に変化する。
すなわち、このようにして各メモリセル１６の
しきい電圧を正または負に設定することによつて
データが書き込まれる。
しきい電圧を正または負に設定することによつて
データが書き込まれる。
第９図および第１０図はそれぞれ上記第６図に
示す半導体記憶装置のメモリセルアレイ部分のパ
ターン平面図であり、第６図と対応する箇所には
同じ符号を付してある。また第９図、第１０図に
おいて３１は各フローテイングゲート、３２はソ
ースあるいはドレインである。各メモリセルは複
数個直列接続されているため、従来のように各メ
モリセルのソースに接地電位を与える必要はな
く、また各ドレインと列線とを接続するためのコ
ンタクトホールも必要ない。したがつてメモリセ
ルの占有面積を小さくすることができ、この結
果、記憶装置全体のチツプサイズの縮小化が可能
である。
示す半導体記憶装置のメモリセルアレイ部分のパ
ターン平面図であり、第６図と対応する箇所には
同じ符号を付してある。また第９図、第１０図に
おいて３１は各フローテイングゲート、３２はソ
ースあるいはドレインである。各メモリセルは複
数個直列接続されているため、従来のように各メ
モリセルのソースに接地電位を与える必要はな
く、また各ドレインと列線とを接続するためのコ
ンタクトホールも必要ない。したがつてメモリセ
ルの占有面積を小さくすることができ、この結
果、記憶装置全体のチツプサイズの縮小化が可能
である。
第１１図および第１２図はそれぞれ上記行デコ
ーダ１４を具体的に示す回路構成図である。第１
１図においてデータ読出しモード時には、前記信
号Ｒ／と逆位相関係にある信号／Ｗは“０”
である。このためMOSトランジスタ４１はオフ、
MOSトランジスタ４２はオンになり、ａ点、ｂ
点はそれぞれ“１”、“０”となる。したがつて行
線１５に接続された一方のMOSトランジスタ４
３はオフ、他方のMOSトランジスタ４４はオン
になり、ｃ点が行線１５に接続される。いまこの
行線１５が選択される条件にあるとき、ｄ点は
“１”となり、これによりｃ点は“０”、したがつ
て行線１５には“０”信号が出力される。
ーダ１４を具体的に示す回路構成図である。第１
１図においてデータ読出しモード時には、前記信
号Ｒ／と逆位相関係にある信号／Ｗは“０”
である。このためMOSトランジスタ４１はオフ、
MOSトランジスタ４２はオンになり、ａ点、ｂ
点はそれぞれ“１”、“０”となる。したがつて行
線１５に接続された一方のMOSトランジスタ４
３はオフ、他方のMOSトランジスタ４４はオン
になり、ｃ点が行線１５に接続される。いまこの
行線１５が選択される条件にあるとき、ｄ点は
“１”となり、これによりｃ点は“０”、したがつ
て行線１５には“０”信号が出力される。
一方、データ書込みモード時には信号／Ｗは
“１”である。このためMOSトランジスタ４１が
オン、MOSトランジスタ４２がオフしてｂ点は
“１”になり、さらにMOSトランジスタ４３がオ
ン、MOSトランジスタ４４がオフしてｅ点が行
線１５に接続される。いまこの行線１５が選択さ
れる条件にあるとき、ｄ点は“１”ｆ点は“０”
となり、ｇ点の電位は正極性の高電位電源電圧
VpよりもMOSトランジスタ４５のしきい電圧
Vth分低い電位（Vp―Vth）となる。したがつて
これに続くデイプレツシヨン型のMOSトランジ
スタ４６がオンし、ｅ点の電位はVpとなる。よ
つて行線１５にはｅ点の電位VpからMOSトラン
ジスタ４３のしきい電圧Vthを差し引いた電位
（Vp―Vth）が出力される。なおこの電位（Vp
―Vth）は前記V1に相当するものである。またこ
の行線１５が非選択の条件にあるときには、ｄ点
は“０”、ｆ点は“１”、ｇ点は“０”となり、
MOSトランジスタ４６がオフし、ｅ点の電位は
Vpから、直列接続された２個のMOSトランジス
タ４７，４８のしきい電圧の和2Vthを差し引い
た電位（Vp―2Vth）となる。このときｂ点の
“１”信号の電位はVpであるため、ｅ点の電位
（Vp―2Vth）がそのまま行線１５に出力される
ことになる。なおこの電位（Vp―2Vth）は前記
V2に相当するものである。また上記ｅ点に接続
され信号／Ｗをゲート入力とするMOSトラン
ジスタ４９は、この行線１５が選択状態から非選
択状態に切りかわる際に、ｅ点を（Vp―Vth）
から（Vp―2Vth）に放電させるためのものであ
る。
“１”である。このためMOSトランジスタ４１が
オン、MOSトランジスタ４２がオフしてｂ点は
“１”になり、さらにMOSトランジスタ４３がオ
ン、MOSトランジスタ４４がオフしてｅ点が行
線１５に接続される。いまこの行線１５が選択さ
れる条件にあるとき、ｄ点は“１”ｆ点は“０”
となり、ｇ点の電位は正極性の高電位電源電圧
VpよりもMOSトランジスタ４５のしきい電圧
Vth分低い電位（Vp―Vth）となる。したがつて
これに続くデイプレツシヨン型のMOSトランジ
スタ４６がオンし、ｅ点の電位はVpとなる。よ
つて行線１５にはｅ点の電位VpからMOSトラン
ジスタ４３のしきい電圧Vthを差し引いた電位
（Vp―Vth）が出力される。なおこの電位（Vp
―Vth）は前記V1に相当するものである。またこ
の行線１５が非選択の条件にあるときには、ｄ点
は“０”、ｆ点は“１”、ｇ点は“０”となり、
MOSトランジスタ４６がオフし、ｅ点の電位は
Vpから、直列接続された２個のMOSトランジス
タ４７，４８のしきい電圧の和2Vthを差し引い
た電位（Vp―2Vth）となる。このときｂ点の
“１”信号の電位はVpであるため、ｅ点の電位
（Vp―2Vth）がそのまま行線１５に出力される
ことになる。なおこの電位（Vp―2Vth）は前記
V2に相当するものである。また上記ｅ点に接続
され信号／Ｗをゲート入力とするMOSトラン
ジスタ４９は、この行線１５が選択状態から非選
択状態に切りかわる際に、ｅ点を（Vp―Vth）
から（Vp―2Vth）に放電させるためのものであ
る。
また第１２図においてデータ読出しモード時に
は、信号／Ｗは“０”、信号Ｒ／は“１”で
あるため、MOSトランジスタ５１はオフ、MOS
トランジスタ５２はオンになり、ｉ点が行線１５
に接続される。そしていま行線１５が選択される
条件にあるとき、ｊ点は“０”、ｋ点は“１”に
なり、これによりｉ点は“０”、したがつて行線
１５には“０”信号が出力される。
は、信号／Ｗは“０”、信号Ｒ／は“１”で
あるため、MOSトランジスタ５１はオフ、MOS
トランジスタ５２はオンになり、ｉ点が行線１５
に接続される。そしていま行線１５が選択される
条件にあるとき、ｊ点は“０”、ｋ点は“１”に
なり、これによりｉ点は“０”、したがつて行線
１５には“０”信号が出力される。
一方、データ書込みモード時には、信号／Ｗ
は“０”であるため、今度はMOSトランジスタ
５１がオン、MOSトランジスタ５２がオフにな
り、１点が行線１５に接続される。この時この
Ｒ／Ｗの“１”レベルは、Vp′の電位である。そ
していまこの行線１５が選択される条件にあると
き、ｊ点は“０”になり、ｍ点の電位はVp′より
もMOSトランジスタ５３のしきい電圧Vth分低
い電位（Vp′―Vth）となる。したがつてこれに
続くデイプレツシヨン型のMOSトランジスタ５
４がオンし、１点の電位はVp′となる。よつて行
線１５には１点の電位Vp′からMOSトランジス
タ５１のしきい電圧Vthを差し引いた電位
（Vp′―Vth）が出力される。またこの電位は前記
V1に相当するものである。またこの行線１５が
非選択の条件にあるときには、ｊ点は“１”、ｍ
点は“０”となり、MOSトランジスタ５４がオ
フし、１点の電位はVp′から、直列接続された２
個のMOSトランジスタ５５，５６のしきい電圧
の和2Vthを差し引いた電位（Vp′―2Vth）とな
る。したがつて行線１５にはMOSトランジスタ
５１のゲート電圧がVp′であるため上記１点の電
位と同じ（Vp′―2Vth）が出力されることにな
る。またこの電位は前記V2に相当するものであ
り、さらに１点に接続され信号／Ｗをゲート入
力とするMOSトランジスタ５７は、前記第１１
図中のMOSトランジスタ４９と同様に、この行
線１５が選択状態から非選択状態に切りかわる際
に、１点を（Vp′―Vth）から（Vp′―2Vth）に
放電させるためのものである。
は“０”であるため、今度はMOSトランジスタ
５１がオン、MOSトランジスタ５２がオフにな
り、１点が行線１５に接続される。この時この
Ｒ／Ｗの“１”レベルは、Vp′の電位である。そ
していまこの行線１５が選択される条件にあると
き、ｊ点は“０”になり、ｍ点の電位はVp′より
もMOSトランジスタ５３のしきい電圧Vth分低
い電位（Vp′―Vth）となる。したがつてこれに
続くデイプレツシヨン型のMOSトランジスタ５
４がオンし、１点の電位はVp′となる。よつて行
線１５には１点の電位Vp′からMOSトランジス
タ５１のしきい電圧Vthを差し引いた電位
（Vp′―Vth）が出力される。またこの電位は前記
V1に相当するものである。またこの行線１５が
非選択の条件にあるときには、ｊ点は“１”、ｍ
点は“０”となり、MOSトランジスタ５４がオ
フし、１点の電位はVp′から、直列接続された２
個のMOSトランジスタ５５，５６のしきい電圧
の和2Vthを差し引いた電位（Vp′―2Vth）とな
る。したがつて行線１５にはMOSトランジスタ
５１のゲート電圧がVp′であるため上記１点の電
位と同じ（Vp′―2Vth）が出力されることにな
る。またこの電位は前記V2に相当するものであ
り、さらに１点に接続され信号／Ｗをゲート入
力とするMOSトランジスタ５７は、前記第１１
図中のMOSトランジスタ４９と同様に、この行
線１５が選択状態から非選択状態に切りかわる際
に、１点を（Vp′―Vth）から（Vp′―2Vth）に
放電させるためのものである。
第１３図は第６図におけるメモリセル１６に使
用するのに好適な二重ゲート型のMOSトランジ
スタの構造を示す断面図であり、６１はＰ型の基
板、６２はN+型のソース、６３はN+型のドレイ
ン、６４はコントロールゲート、６５はフローテ
イングゲート、６６は絶縁層である。このMOS
トランジスタでは、コントロールゲート６４とフ
ローテイングゲート６５との間の距離を一部小く
し、他の部分では大きくするようにしたものであ
り、このように構成することによつて前記第３図
中の容量におけるC1＜C2なる関係を簡単に実現
することができる。すなわち、前記(1)式で与えら
れるフローテイングゲートの電位VFGを低下させ
て、コントロールゲートとフローテイングゲート
との間の電界を大きくするには、前記容量C1の
値を小さくすればよい。さらに、この容量C1の
値を小さくするには、コントロールゲートとフロ
ーテイングゲートとの間の距離を大きくすればよ
い。しかしながら、コントロールゲートとフロー
テイングゲートとの間の距離を全体的に大きくす
ると、両者間の電界は小さくなつてしまう。しか
しながら、第１３図に示すようにコントロールゲ
ートとフローテイングゲートとの間の距離の一部
を小さくすることにより、容量C1の値を小さく
したままでコントロールゲートとフローテイング
ゲートとの間の電界を大きくすることができる。
また、コントロールゲート６４とフローテイング
ゲート６５との間の距離の一部を第１３図に示す
ように800Åにすると、両ゲート間の電界も強く
なり、フローテイングゲート６５に注入された電
子を短時間で除去することができる。
用するのに好適な二重ゲート型のMOSトランジ
スタの構造を示す断面図であり、６１はＰ型の基
板、６２はN+型のソース、６３はN+型のドレイ
ン、６４はコントロールゲート、６５はフローテ
イングゲート、６６は絶縁層である。このMOS
トランジスタでは、コントロールゲート６４とフ
ローテイングゲート６５との間の距離を一部小く
し、他の部分では大きくするようにしたものであ
り、このように構成することによつて前記第３図
中の容量におけるC1＜C2なる関係を簡単に実現
することができる。すなわち、前記(1)式で与えら
れるフローテイングゲートの電位VFGを低下させ
て、コントロールゲートとフローテイングゲート
との間の電界を大きくするには、前記容量C1の
値を小さくすればよい。さらに、この容量C1の
値を小さくするには、コントロールゲートとフロ
ーテイングゲートとの間の距離を大きくすればよ
い。しかしながら、コントロールゲートとフロー
テイングゲートとの間の距離を全体的に大きくす
ると、両者間の電界は小さくなつてしまう。しか
しながら、第１３図に示すようにコントロールゲ
ートとフローテイングゲートとの間の距離の一部
を小さくすることにより、容量C1の値を小さく
したままでコントロールゲートとフローテイング
ゲートとの間の電界を大きくすることができる。
また、コントロールゲート６４とフローテイング
ゲート６５との間の距離の一部を第１３図に示す
ように800Åにすると、両ゲート間の電界も強く
なり、フローテイングゲート６５に注入された電
子を短時間で除去することができる。
第１４図ないし第１６図はそれぞれこの発明の
他の実施例を説明するためのものである。前記第
６図における各直列回路１７において、直列接続
されたメモリセル１６の数が多い場合、すべての
メモリセルのソース、ドレインを短時間のうちに
“１”に上昇させることは困難である。このため
第１４図に示すように、φ＝“１”の期間に先行
して“１”となる期間を有するクロツク信号φ′、
あるいはφ＝“１”の期間に先行して“０”とな
る期間を有するクロツク信号を用いて、φ′ある
いはの期間に選択行線にV2の電位を出力させ
るとともに、この期間に非選択行線にV2の電位
を出力させるようにしたものである。そして第１
５図に示すものは、前記第１１図に示す行デコー
ダにこのような機能を付加したものであり、この
機能を実現するために前記ｄ点にクロツク信号φ
をゲート入力とするMOSトランジスタ５０を接
続している。また第１６図に示すものは、前記第
１２図に示す行デコーダにこのような機能を付加
したものであり、この機能を実現するために前記
アドレス信号A0，A1…をゲート入力とするMOS
トランジスタに直列に、クロツク信号φ′をゲート
入力とするMOSトランジスタ５８を挿入してい
る。
他の実施例を説明するためのものである。前記第
６図における各直列回路１７において、直列接続
されたメモリセル１６の数が多い場合、すべての
メモリセルのソース、ドレインを短時間のうちに
“１”に上昇させることは困難である。このため
第１４図に示すように、φ＝“１”の期間に先行
して“１”となる期間を有するクロツク信号φ′、
あるいはφ＝“１”の期間に先行して“０”とな
る期間を有するクロツク信号を用いて、φ′ある
いはの期間に選択行線にV2の電位を出力させ
るとともに、この期間に非選択行線にV2の電位
を出力させるようにしたものである。そして第１
５図に示すものは、前記第１１図に示す行デコー
ダにこのような機能を付加したものであり、この
機能を実現するために前記ｄ点にクロツク信号φ
をゲート入力とするMOSトランジスタ５０を接
続している。また第１６図に示すものは、前記第
１２図に示す行デコーダにこのような機能を付加
したものであり、この機能を実現するために前記
アドレス信号A0，A1…をゲート入力とするMOS
トランジスタに直列に、クロツク信号φ′をゲート
入力とするMOSトランジスタ５８を挿入してい
る。
以上説明したようにこの発明による半導体記憶
装置では、メモリセルの占有面積を小さくしもつ
てチツプサイズの縮小化を可能とするものであ
る。
装置では、メモリセルの占有面積を小さくしもつ
てチツプサイズの縮小化を可能とするものであ
る。
第１図および第２図それぞれ従来の半導体記憶
装置の構成を示し、第１図はその回路図、第２図
はパターン平面図、第３図ないし第５図はそれぞ
れこの発明の原理を説明するためのもので、第３
図は断面図、第４図は特性図、第５図は特性図、
第６図はこの発明の一実施例の回路構成図、第７
図および第８図はそれぞれ上記実施例回路の動作
を説明するためのタイミングチヤート、第９図お
よび第１０図はそれぞれ上記実施例回路中のメモ
リセルアレイ部分のパターン平面図、第１１図お
よび第１２図はそれぞれ上記実施例回路中の行デ
コーダ部分の回路構成図、第１３図は上記実施例
回路中のメモリセル部分の断面図、第１４図ない
し第１６図はこの発明の他の実施例を示し、第１
４図はタイミングチヤート、第１５図は回路構成
図、第１６図は回路構成図である。 １１…列デコーダ、１２，１８，１９，２０，
２１…MOSトランジスタ、１３…列線、１４…
行デコーダ、１５…行線、１６…メモリセル、１
７…直列回路、３１…フローテイングゲート、３
２…ソースあるいはドレイン。
装置の構成を示し、第１図はその回路図、第２図
はパターン平面図、第３図ないし第５図はそれぞ
れこの発明の原理を説明するためのもので、第３
図は断面図、第４図は特性図、第５図は特性図、
第６図はこの発明の一実施例の回路構成図、第７
図および第８図はそれぞれ上記実施例回路の動作
を説明するためのタイミングチヤート、第９図お
よび第１０図はそれぞれ上記実施例回路中のメモ
リセルアレイ部分のパターン平面図、第１１図お
よび第１２図はそれぞれ上記実施例回路中の行デ
コーダ部分の回路構成図、第１３図は上記実施例
回路中のメモリセル部分の断面図、第１４図ない
し第１６図はこの発明の他の実施例を示し、第１
４図はタイミングチヤート、第１５図は回路構成
図、第１６図は回路構成図である。 １１…列デコーダ、１２，１８，１９，２０，
２１…MOSトランジスタ、１３…列線、１４…
行デコーダ、１５…行線、１６…メモリセル、１
７…直列回路、３１…フローテイングゲート、３
２…ソースあるいはドレイン。
Claims (1)
- 【特許請求の範囲】 １ フローテイングゲートおよびコントロールゲ
ートを有し、コントロールゲートとフローテイン
グゲートとの間の距離を一部小さくすることによ
り、コントロールゲートとフローテイングゲート
との間の電界強度がフローテイングゲートと導電
チヤネルあるいは基板との間の電界強度よりも大
きくなるように設定され、予め書込みデータに基
づいてフローテイングゲートからの電子の放出を
行なうかもしくは放出を行なわずに中性状態のま
まにすることによりそのしきい値電圧が負または
正に設定される絶縁ゲート電界効果トランジスタ
を複数個直列接続して構成される直列回路と、こ
の直列回路の一端を充電する負荷素子と、データ
読出し時のアドレス信号に応じて上記直列回路の
一つのトランジスタを選択し、この選択されたト
ランジスタのコントロールゲートには低論理信号
を、選択されないすべてのトランジスタのコント
ロールゲートには高論理信号をそれぞれ供給する
デコーダとを具備したことを特徴とする半導体記
憶装置。 ２ フローテイングゲートおよびコントロールゲ
ートを有し、コントロールゲートとフローテイン
グゲートとの間の距離を一部小さくすることによ
り、コントロールゲートとフローテイングゲート
との間の電界強度がフローテイングゲートと導電
チヤネルあるいは基板との間の電界強度よりも大
きくなるように設定され、予め書込みデータに基
づいてフローテイングゲートからの電子の放出を
行なうかもしくは放出を行なわずに中性状態のま
まにすることによりそのしきい値電圧が負または
正に設定される絶縁ゲート電界効果トランジスタ
を複数個直列接続して構成される直列回路と、こ
の直列回路の一端と電源電圧印加点との間に挿入
され上記直列回路の一端を充電する負荷素子と、
上記直列回路と上記負荷素子との接続点と基準電
位点との間に挿入され、書込みデータに応じてス
イツチ制御されるスイツチ素子と、データ読出し
時のアドレス信号に応じて上記直列回路の一つの
トランジスタを選択し、この選択されたトランジ
スタのコントロールゲートには高電位を、選択さ
れないすべてのトランジスタのコントロールゲー
トには低電位をそれぞれ供給するデコーダとを具
備したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14792180A JPS5771587A (en) | 1980-10-22 | 1980-10-22 | Semiconductor storing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14792180A JPS5771587A (en) | 1980-10-22 | 1980-10-22 | Semiconductor storing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771587A JPS5771587A (en) | 1982-05-04 |
| JPH0143400B2 true JPH0143400B2 (ja) | 1989-09-20 |
Family
ID=15441098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14792180A Granted JPS5771587A (en) | 1980-10-22 | 1980-10-22 | Semiconductor storing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064979B2 (en) | 1993-08-27 | 2006-06-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and data programming method |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213241B (it) * | 1984-11-07 | 1989-12-14 | Ates Componenti Elettron | Matrice di memoria eprom con celle elementari simmetriche mos e suo metodo di scrittura. |
| JPS61186019A (ja) * | 1985-02-13 | 1986-08-19 | Toshiba Corp | Ｅ↑２ｐｒｏｍ |
| JP2752616B2 (ja) * | 1987-01-26 | 1998-05-18 | 日本電気株式会社 | Ｍｏｓ型不揮発性半導体記憶装置 |
| JPH0644630B2 (ja) * | 1987-04-24 | 1994-06-08 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH0793013B2 (ja) * | 1987-04-24 | 1995-10-09 | 株式会社東芝 | 半導体メモリ |
| US5719805A (en) * | 1987-04-24 | 1998-02-17 | Kabushiki Kaisha Toshiba | Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units |
| JPH0793014B2 (ja) * | 1987-04-24 | 1995-10-09 | 株式会社東芝 | 半導体メモリ |
| US5245566A (en) * | 1987-04-24 | 1993-09-14 | Fujio Masuoka | Programmable semiconductor |
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US5448517A (en) | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US5270969A (en) * | 1987-06-29 | 1993-12-14 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with nand cell structure |
| US6034899A (en) * | 1987-06-29 | 2000-03-07 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| JP2664682B2 (ja) * | 1987-06-29 | 1997-10-15 | 株式会社東芝 | 不揮発性半導体記置装置 |
| US5008856A (en) * | 1987-06-29 | 1991-04-16 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US5877981A (en) * | 1987-06-29 | 1999-03-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a matrix of memory cells |
| JP2635630B2 (ja) * | 1987-11-18 | 1997-07-30 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP2732601B2 (ja) * | 1987-11-18 | 1998-03-30 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US5050125A (en) * | 1987-11-18 | 1991-09-17 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cellstructure |
| US4939690A (en) * | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
| JP2728679B2 (ja) * | 1988-06-27 | 1998-03-18 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US5295096A (en) * | 1988-07-11 | 1994-03-15 | Mitsubishi Denki Kabushiki Kaisha | NAND type EEPROM and operating method therefor |
| JP3156966B2 (ja) * | 1988-09-30 | 2001-04-16 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| KR910007434B1 (ko) * | 1988-12-15 | 1991-09-26 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법 |
| KR910004166B1 (ko) * | 1988-12-27 | 1991-06-22 | 삼성전자주식회사 | 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 |
| JP2573464B2 (ja) * | 1993-10-12 | 1997-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2667626B2 (ja) * | 1993-10-12 | 1997-10-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3450467B2 (ja) * | 1993-12-27 | 2003-09-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2667654B2 (ja) * | 1995-06-05 | 1997-10-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2845843B2 (ja) * | 1996-10-21 | 1999-01-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1980
- 1980-10-22 JP JP14792180A patent/JPS5771587A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064979B2 (en) | 1993-08-27 | 2006-06-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and data programming method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771587A (en) | 1982-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0143400B2 (ja) | ||
| KR0169738B1 (ko) | 집적된 sram과 비휘발성 회로를 갖는 nvram | |
| US5583808A (en) | EPROM array segmented for high performance and method for controlling same | |
| US4999812A (en) | Architecture for a flash erase EEPROM memory | |
| US4710900A (en) | Non-volatile semiconductor memory device having an improved write circuit | |
| US6456541B2 (en) | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases | |
| JPH02168497A (ja) | 不揮発性半導体メモリシステム | |
| JPS5833638B2 (ja) | メモリ装置 | |
| US4635229A (en) | Semiconductor memory device including non-volatile transistor for storing data in a bistable circuit | |
| US5051956A (en) | Memory cell having means for maintaining the gate and substrate at the same potential | |
| EP0377840B1 (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| KR930008413B1 (ko) | 반도체기억장치 | |
| KR100445353B1 (ko) | 반도체 집적회로 | |
| KR100490605B1 (ko) | 비휘발성 반도체기억장치 | |
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| EP0377841B1 (en) | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise | |
| US4423491A (en) | Self-refreshing memory cell | |
| JP2927792B2 (ja) | 半導体メモリのセンス増幅回路 | |
| US8400835B2 (en) | Non-volatile semiconductor memory | |
| JP2661187B2 (ja) | センスアンプ回路 | |
| JPS5938674B2 (ja) | 記憶装置 | |
| KR100221026B1 (ko) | 노어형 플래시 메모리 반도체 장치 | |
| JPS63108597A (ja) | 半導体記憶装置 | |
| JP2553290B2 (ja) | 半導体集積回路 | |
| JP2648099B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 |