JPH022761U - - Google Patents
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- Publication number
- JPH022761U JPH022761U JP7726988U JP7726988U JPH022761U JP H022761 U JPH022761 U JP H022761U JP 7726988 U JP7726988 U JP 7726988U JP 7726988 U JP7726988 U JP 7726988U JP H022761 U JPH022761 U JP H022761U
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Description
第１図はこの考案の一実施例の回路構成を示す
ブロツク図、第２図は同実施例に用いられる主デ
ータメモリの構成図、第３図は同実施例に用いら
れる副データメモリの構成図、第４図は同実施例
の動作を説明するためゐフローチヤート、第５図
は同実施例のキー入力と表示部での表示の関係を
説明するための図である。 １……キー入力部、１ｂ……「一括訂正」キー
、１ｃ……「登録」キー、３……制御部、４……
表示バツフア、７……一括訂正制御部、１０……
主データメモリ、１１……副データメモリ、１２
……表示部、１３……一括訂正フラグメモリ、１
４……表示ＲＯＭ、１５……入出力フラグメモリ
。
ブロツク図、第２図は同実施例に用いられる主デ
ータメモリの構成図、第３図は同実施例に用いら
れる副データメモリの構成図、第４図は同実施例
の動作を説明するためゐフローチヤート、第５図
は同実施例のキー入力と表示部での表示の関係を
説明するための図である。 １……キー入力部、１ｂ……「一括訂正」キー
、１ｃ……「登録」キー、３……制御部、４……
表示バツフア、７……一括訂正制御部、１０……
主データメモリ、１１……副データメモリ、１２
……表示部、１３……一括訂正フラグメモリ、１
４……表示ＲＯＭ、１５……入出力フラグメモリ
。
Claims (1)
- 主情報に対応する複数の項目データを項目別の
記憶エリアに記憶する第１の記憶手段と、上記主
情報に対する上記第１の記憶手段の各記憶エリア
のアドレスを組にして複数の組の情報を記憶する
第２の記憶手段と、上記主情報の読出し指令によ
り上記第１の記憶手段より読出し指令のあつた主
情報に対応する項目データを読出すデータ読出し
手段と、項目データの訂正を指示するデータ訂正
指示手段と、このデータ訂正指示手段の訂正指示
により上記第１の記憶手段の該当項目データを読
出し訂正を実行する訂正実行手段とを具備したこ
とを特徴とする情報記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7726988U JPH022761U (ja) | 1988-06-13 | 1988-06-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7726988U JPH022761U (ja) | 1988-06-13 | 1988-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022761U true JPH022761U (ja) | 1990-01-10 |
Family
ID=31302265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7726988U Pending JPH022761U (ja) | 1988-06-13 | 1988-06-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022761U (ja) |
-
1988
- 1988-06-13 JP JP7726988U patent/JPH022761U/ja active Pending