JPH02276271A - バイポーラ・ｃｍｏｓ半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、同一基板上に縦型ＮＰＮ　トランジスタ、
＄１型ＰＮＰトランジスタ、横型ＰＮＰトランジスタ及
び相補型ＭＯＳトランジスタを形成したバイポーラ・Ｃ
ＭＯＳ半導体装置及びその製造方法に関する。

（従来の技術） 従来、個別部品で構成した、センサー、アナログ回路、
デジタル回路、アク子ュエータ駆動回路等の電子回路を
、同一のモノリシックな基板上に構成した半導体装置に
関しては、例えば特開昭５２−２２９２号、特開昭５４
−４６４８７号、特開昭５７−１８８８６２号等におい
ては、デジタル回路用とし、ＣＭＯＳトランジスタとバ
イポーラＮＰＮトランジスタを一体に形成したバイポー
ラ・ＣＭＯＳ半導体装置が提案されており、また例えば
特開昭５２−１０６２７８号、特開昭６０−７２２５５
号、特開昭６２−２１９５５５号等においては、アナロ
グ回路用として、マスク枚数を増やさずに同時に形成可
能にした縦型ＰＮＰ　トランジスタを含ませて構成した
バイポーラ・ＣＭＯＳ半導体装置が開示されており、更
には特開昭６２−２４７５５８号等には、できるだけ多
くの素子をバイポーラ・ＣＭＯＳプロセスで実現しよう
とする手段が提案されている。しかし従来提案されたこ
れらの半導体装置は、同一基板上に成長されたエピタキ
シャル層を用いてｐ型及びｎ型の２種の埋込層及びエピ
タキシャル表面からの拡散層のみを用いて構成されてい
るため、全ての素子の耐圧、電流増幅率、高周波特性を
同時に満足させることは殆ど不可能である。

一方、半導体レーザやＨＥＭＴ、ＭＯＤＦＥＴなどの化
合物半導体の分野では、ヘテ、口構造を得るための多重
のエピタキシャル技術は一般的な技術となっており、ま
た特に作成の困難な縦型ＰＮＰトランジスタにおいても
、そのコレクタ抵抗を下げるための手段として、エピタ
キシャル成長を２回行う方法が、例えば特開昭４９−３
６２９１号、特開昭４９−５２９８７号、特開昭５７−
１５７５６７号等において開示されており、また多重エ
ピタキシャル技術を耐圧の異なる素子の集積化に使う考
え方が、例えば特開昭５３−５４９８３号、特開昭５４
−４７４９３号、特開昭５７−１９７６４０号等におい
て提案されている。しかしながら、これらの多重エピタ
キシャル技術を用いた半導体装置は、いずれも限定され
た範囲の個別、又は２つのデバイスを集積化するものに
すぎないものである。

半導体装置において、デジタル回路としては、消費電力
が小さく高速なＣＭＯＳ回路が要求され、またアナログ
回路としては、１５Ｖ以上の比較的高い耐圧と出来るだ
け高いアーリー電圧をもち、且つ利得帯域幅がＩＧＨｚ
以上と広く、更に相補的な特性をもつ高性能縦型ＮＰＮ
及び縦型ＰＮＰ　トランジスタ回路が要求されるが、少
なくともこれらの４つの基本デバイスの高性能化を計っ
たバイポーラ・ＣＭＯＳ半導体装置は未だ知られておら
ず、また多重エピタキシャル技術を用いたバイポーラ・
ＣＭＯＳ製造技術も知られていないのが現状である。

〔発明が解決しようとする課題］ 従来の技術は、先に述べたように、高速のスタテックＲ
ＡＭ用に開発された高利得帯域幅をもつが８■以下と極
めて低いコレクタ・エミッタ耐圧と、２０Ｖ程度の低い
アーリー電圧の縦型ＮＰＮバイポーラトランジスタと、
短チャンネルのＣＭＯＳトランジスタを組み合わせたも
のであったり、あるいは演算増幅器やアナログ回路用の
０．３Ｇｌ（ｚ以下の比較的低い利得帯域幅をもつ、縦
型のＰＮＰ及びＮＰＮ　トランジスタとＣＭＯＳトラン
ジスタを集積化したものである。

ところで、高速で動作するセンサー、例えば高速カメラ
等の周辺回路においては、その高速性能を十分引き出す
ために、どのようなレベルの入力信号も高速で処理する
性能が要求され、したがって高速センサーの周辺回路に
は、利得帯域幅がＩＧＨｚを越え、１５Ｖ以上の比較的
高いコレクタ・エミッタ間耐圧と３０Ｖ以上のアーリー
電圧をもち、且つニー電流の高い縦型ＰＮＰ　トランジ
スタと、利得帯域幅が３ＧＨｚを越え、１５Ｖ以上の比
較的高いコレクタ・エミッタ間耐圧と５０Ｖ以上のアー
リー電圧をもつ高速縦型ＮＰＮ　トランジスタと、高速
のＣＭＯＳデバイスを備えたバイポーラ・ＣＭＯＳ半導
体装置が必要不可欠となっている。

しかしながら、従来の縦型ＰＮＰ　トランジスタを含む
半導体装置では、このような高速センサーの周辺回路に
対応できる特性をもつものは得られないという問題点が
あった。

そして上記のように高い利得帯域幅をもつ縦型ＰＮＰ　
トランジスタを含むバイポーラ・ＣＭＯＳ半導体装置を
同一基板上に形成するには、次に示すような技術、すな
わち、 （１）　　シャローなエピタキシャル領域に高濃度のρ
。

埋込層を形成する技術 伐）　シャローなＰＮ２Ｍ拡散トランジスタを、同じく
シャローなＮＰＮ　トランジスタのＮＰ２重拡散及びＣ
ＭＯＳトランジスタのソース・ドレイン接合と同時に高
精度で形成する技術が必要である。

本発明は、従来のバイポーラ・ＣＭＯＳ半導体装置にお
ける上記問題点を解決するためになされたもので、高い
利得帯域幅を得るための上記技術を解決し、高利得帯域
幅と高い耐圧をもち且つニー電流の高い高速縦型ＰＮＰ
　トランジスタを含むバイポーラ・ＣＭＯＳ半導体装置
を提供することを目的とする。

（課題を解決するための手段及び作用）上記問題点を解
決するため、本発明は、低いドーピングレベルの少なく
とも２回に分けて成長させたエピタキシャル成長層を形
成した、該エピタキシャル成長層とは異なるタイプの低
いドーピングレベルを有する単一のモノリシック半導体
基板上に、複数の回路構成素子を構成した半導体装置に
おいて、少なくとも高いドーピングレベルを有する埋込
ｐ型コレクタ層と、第２エピタキシャル層と該エピタキ
シャル層に拡散形成されたｎ型拡散層とからなるベース
領域とをもつ縦型ＰＮＰトランジスタと、縦型ＮＰＮ　
トランジスタと、横型ＰＮＰトランジスタと、横型Ｎ−
ＭＯＳトランジスタと、横型Ｐ−ＭＯＳトランジスタと
を基板上に一体的に構成するものである。

また本願バイポーラ・ＣＭＯＳ半導体装置の製造方法は
、基板と第１エピタキシャル層との間にＳｂをドープし
て高濃度拡散層を形成する工程と、第１及び第２エピタ
キシャル層間にボロンをドープしてｐ型コレクタ埋込層
を形成する工程と、ベース活性化領域の周囲を取り囲ん
で第２エピタキシャル層の上部よりＮ−ＭＯＳ　トラン
ジスタのウェル拡散層より高濃度のボロンをドーピング
してｐ型コレクタ拡散層を形成する工程とを有し、熱処
理により前記Ｐ型コレクタ埋込層とＰ型コレクタ拡散層
を引き伸ばして接触させ、且つコレクタ埋込層のシート
抵抗を５００〜１５００Ω／□とすることにより、コレ
クタ直列抵抗を２００Ω以下に下げて寄生効果の小さい
縦型ＰＮＰ　トランジスタが得られるようにして、バイ
ポーラ・ＣＭＯＳ半導体装置を製造するものである。

これにより、少なくとも２回に分けて成長されたシャロ
ーなエピタキシャル層中に低抵抗のｐ型コレクタを有し
、且つ第２エピタキシャル層と該エピタキシャル層に拡
散形成されたｎ型拡散層とからなるベース領域を有する
縦型ＰＮＰ　トランジスタが形成されるため、ＣＥ耐圧
及びアーリー電圧が高く利得帯域幅の大なる縦型ＰＮＰ
トランジメタが得られる。したがってアナログ回路に好
適な相補的な特性を持つ高速高性能の縦型ＮＰＮ）ラン
ジメタ及び縦型ＰＮＰ　）ランジメタと、横型ＰＮＰ　
トランジスタと、デジタル回路に好適なＣＭＯＳＩ−ラ
ンジメタとを一体的に構成したバイポーラ・ＣＭＯＳ半
導体装置及びその製造方法を提供することができる。

〔実施例〕

以下、実施例について説明する。第１図は、本発明に係
るバイポーラ・ＣＭＯＳ半導体装置の一実施例を示す断
面図で、第２図〜第７図は、その製造方法を示す工程図
である０次に第２図〜第７図に基づいて本発明の実施例
の製造工程について説明する。まず第２図に示すように
、ボロンをドープした２〜２０Ω・１の抵抗率のｐ−型
単結晶シリコン基板１に、約１μｍの厚い酸化膜２を形
成し、通常のフォトリソグラフィー技術で選択的に酸化
膜２をエツチングし、次いでＳｂによる熱拡散を行って
、ρ３＝ｌθ〜２０Ωのｎ０埋込層３を、縦型ＮＰＮ　
）ランジメタ及びＰＮＰ　）ランジメタ領域、横型ＰＮ
Ｐ　）ランジメタ領域、並びにＰ−ＭＯＳ）ランジメタ
領域にそれぞれ形成する。なお基板方位は規定されない
。

次にエピタキシャル成長を行うわけであるが、このエピ
タキシャル領域は縦型ＮＰＮ　トランジスタのＣＥ耐圧
とトランジシラン周波数ｆｔを決定する重要なデバイス
定数である。ＣＥ耐圧を１５Ｖ以上で、ｆ？を１０）ｆ
ｚ以上確保し、微細なエミッタサイズで十分低いコレク
タ抵抗を保証するには、エピタキシャル層厚は２．５〜
５．５の範囲で形成し、このエピタキシャル層中に縦型
ＰＮＰ　トランジスタのｐ′″埋込層を、５００〜１５
００Ω／□の低いシート抵抗で形成する必要がある。こ
のシャローなエピタキシャル層中に縦型ＰＮＰ）ランジ
メタの低抵抗２０埋込層を形成するには、エピタキシャ
ル領域は２層技術を用いて形成する必要がある。

この理由は、高濃度のｎ９拡散層中のｐ０不純物（ボロ
ン）の拡散定数が、低濃度Ｓｉ中に比べ約１桁落ちる（
Ｒ，Ｂ　Ｆａｉｒ　　Ｃｏｎｃｅｎｔｒａｔｉｏｎ　Ｐ
ｒｏｆｉｌｅｓｏｆ　Ｄｉｆｆｕｓｅｄ　Ｄｏｐａｎｔ
ａ　ｉｎ　５ｉｌｉｃｏｎ　　Ｉｎ　Ｆ、　Ｆ、　Ｖ。

Ｗａｎｇ、　　Ｅｄ、＋　　Ｉｍｐｕｒｉｔｙ　　Ｄｏ
ｐｉｎｇ　　Ｐｒｏｃｅｓｓｅｓ　　１ｎＳｉｌｉｃｏ
ｎ、　　Ｎｏｒｔｈ−Ｈｏｌｌａｎｄ、　　Ｎｅｗ　Ｙ
ｏｒｋｔ　　１９８１＋Ｃｈａｐｔｅｒ　７参照）現象
により、Ｓｂ又はＡ３をドープしたｎ°拡散層３との２
重拡散によるｐ°埋込層の形成が不可能なためである。

そこでまず第３図に示すように、第１回目のエピタキシ
ャル成長を行い、第１エピタキシャル層４ａを形成する
。そして通常のフォトリソグラフィー技術とイオンイン
プランチーシラン技術を用いて、高濃度ｐ°埋込層５　
（５００Ω〜１．５にΩ／□）と素子間分離用の低濃度
ｐ°埋込層６（ＩＫΩ〜５にΩ／□）とをボロンのイオ
ン注入により形成する。この２つの埋込層は一緒にして
も構わないし、また耐ラツチアツプ性向上のため、Ｎ−
ＭＯＳトランジスタのウェル部にも作成する方がよりよ
い。

なお前記第１エピタキシャル層４ａは、Ｐ又はＳｂをド
ーパントとし、縦型ＮＰＮ　ｌ−ランジメタの８３間パ
ンチスルー耐圧を２０Ｖ以上にするため、０、５　×１
０１５　〜３　×１０１５Ｃ１１−２の高濃度で、１．
０〜２．０μｍの範囲内で形成する。この厚さは、完成
状態でＰ゛埋込層６と基板ｌのｐ型不純物領域とつなが
ることと、高濃度ｐ９９埋込５とｎ８埋込層３とが１０
”ｃｍ−”以上の高濃度で接触しないように最適化する
必要がある。

次にイオン注入に起因するダメージ層の回復を目的とし
た熱処理を行ったのち、第４図に示すように、２回目の
エピタキシャル成長を行い、第２エヒタキシヤル層４ｂ
を形成する。この第２エピタキシ＋／Ｌ／層４ｂは、２
〜ｌ０×１０１５ｃｍ−’ノｆｉ度テ、１．５〜３．５
ｇｍの厚さに形成される。この第２エピタキシヤル１４
ｂは、縦型ＮＰＮ　）ランジメタのコレクタ低濃度領域
を形成すると共に縦型ＰＮＰトランジスタのメタロジカ
ルなベースの一部となる。そしてこの第２エピタキシャ
ル層４ｂからなるベース低濃度層は、実使用状態におい
て空乏化する必要があるので、第２エピタキシャル層４
ｂの濃度は十分低い必要がある。またこの第２エピタキ
シャル層４ｂはｌＧ＆以上の高速性と高いＣＥ耐圧及び
高いアーリー電圧を実現するための必須の技術であり、
更にこのエピタキシャル層４ｂの厚さ及び濃度は、上記
の他に５つの構成要素の性能を最適化するように注意深
く設定する必要がある。

第８図に、第２エピタキシヤルｌｌ４ｂの厚さをパラメ
ータとした場合の、ＣＢ、耐圧とｆ　、８８Ｍ及び縦型
ＰＮＰ　トランジスタのＢ−Ｎ端子のパンチスルー耐圧
の変化を示す、この図かられかるように厚さを大にする
とＣＥ　ｅ耐圧が上昇するが、［、−ａｌｌ、　Ｂ−Ｎ
耐圧が低下する。第２エピタキシャル層４ｂの厚さの最
適値は２．５〜３．０μｍであり、可変範囲は１．５〜
３．５μｍである。

前述の２回積層の第１．第２エピタキシヤル層４ａ、４
ｂは、ＭＯＳ部のｐウェル下に埋め込む２０層とＰ−Ｍ
ＯＳトランジスタのｎウェル下に配置するｎ″理込層を
高濃度で接触させない重要な技術である。すなわちｎ４
埋込層とｐ４４埋込を形成する面が、第１エピタキシャ
ル層４ａを介して同一でないため、互いにピーク高濃度
層の接触を避けることが可能となる。これによりｐ゛埋
込層の総電荷量をＱＰ　　５　Ｘｌ０１３〜Ｉ　×１０
１５ＣＩ−”まで高濃度化しても、ウェル間耐圧がＩＯ
Ｖ以上を確保できる。これにより従来よりラッチアップ
耐性を理論上１桁上げることが可能となる。

第２エピタキシヤル［４ｂを形成したのち、同じく通常
のフォトリソグラフィー技術とイオンインプランチーシ
ラン技術を用いて、ｐ型コレクタ電極？、ｎ型コレクタ
電極部８．ｐ型ウェル拡散層９．ｎ型ウェル拡散層１０
をイオン注入により形成する。ｎ型つェル拡散層ＩＯは
、Ｐ−ＭＯＳトランジスタのｎウェル領域、縦型ＮＰＮ
　トランジスタのフィールドチャネルストッパ用、横型
ＰＮＰトランジスタのベース傾城として使用される。そ
して縦型ＮＰＮ　トランジスタにおいては、フィールド
のＭＯＳの■、１を１５Ｖ以上確保し、且つ十分高いＣ
Ｂ間ジブレークダウン耐圧確保するため、ベース領域か
ら２〜５μｍ離して、２〜４ｐｍ幅で形成する。また横
型ＰＮＰ　トランジスタにおいては、ベース幅２〜４μ
ｍとしＣＥ間耐圧を１５Ｖ以上確保し、且つ５０Ｍ以上
のアーリー電圧を確保するため、上記ｎ型ウェル拡散層
１０が必要となる。

また、上記Ｐ型ウェル拡散層９は−Ｎ−ＭＯＳトランジ
スタのＰウェル領域と、周辺の酸化腰下のアイソレーシ
ッン領域として後述のチャネルストッパ層１１とｐ型埋
込層６と一緒に使用する。

上記ｐ型コレクタ電極？、ｎ型コレクタ電極部８、ｐ型
ウェル拡散層９．ｎ型ウェル拡散層１０に対するイオン
注入の条件は、次の引き伸ばし工程と合わせて、次に示
すデバイス側からの要求を満たす必要がある。すなわち
、■ｐ型コレクタ電極７、ｎ型ウェル拡散層１０及びＰ
型ウェル拡散層９の拡散層ＭＸＪは、第２エピタキシャ
ル層４ｂの厚さの１／２であること、■ｎ型コレクタ電
極部８の拡散深さＸＪは、第２エピタキシャル層の厚さ
以上であること、■ｎｎ型ウェル拡散層１０びｐ型つェ
ル拡散層９０表面濃度は３〜Ｔ　Ｘ１０”ｃｍ−’であ
ること、が必要である。この値は、縦型ＰＮＰトランジ
スタのコレクタ抵抗、Ｎ−ＭＯＳ及びＰ−ＭＯＳトラン
ジスタのソース・ドレイン耐圧、縦型ＮＰＮ　トランジ
スタ及び縦型ＰＮＰ　トランジスタのアイソレーション
耐圧、横型ＰＮＰ　トランジスタのＣＥ耐圧の全ての要
求を満足させる重要なパラメータである。

例えば、Ｎ−ＭＯＳ　トランジスタのＰウェル領域等を
形成するＰ型ウェル拡散７１９の表面濃度を３〜７Ｘｌ
Ｏ”ｃｍ−”とし、且つこの拡散層のｘ、を１．０〜１
．５８ｍの範囲に設定し、第２エピタキシャル層４ｂの
厚さを１．５〜３．５μｍに設定することにより、２０
埋込層６と、５Ｘ１０”〜２×１０１５ｃｓ−’の範囲
で接触させるようにする。

次に第５図に示すように、十分な熱処理を行ってウェル
領域の引き伸ばし拡散を行う１次いでアイソレーシッン
領域にボロンをイオン注入してチャネルストッパ層１１
を形成する。なおこのチャネルストッパ層１１は、縦型
ＰＮＰ　トランジスタのベース−ｎ′″引き上げ部及び
Ｎ−ＭＯＳトランジスタのチャネルリーク防止にも使用
されている。

次に第６図に示すように、通常の５ｔ３Ｎ４膜をマスク
とした選択酸化方式により、活性層及び電極取り出し部
を残して選択酸化する。続いてｐ型拡散層１２を縦型Ｎ
ＰＮ　トランジスタのベース領域と横型ＰＮＰ　トラン
ジスタのコレクタ領域にイオン注入により形成する０次
いでｎ型拡散層１３を縦型ＰＮＰ　トランジスタのベー
ス領域にイオン注入により形成する。この２種類の拡散
層１２．１３は、バイポーラトランジスタの電流増幅率
ｈ□の制御を容易にし、且つ高性能化を図るために、エ
ネルギー、ドーズ量共に別々の独立したイオン打ち込み
により形成する。

ここで特に重要な点は、縦型ＰＮＰ　トランジスタのベ
ース領域は、第９図＾の不純物プロファイルに示すよう
に、上記ｎ型拡散層１３と低濃度の第２エピタキシャル
層４ｂで形成することである。

そして前述のように、第２エピタキシャル層４ｂからな
るベース領域は動作時に完全に空乏化するように、１Ｂ
１６ｃｍ−’以下の濃度に抑え、ＢＶｏ。

耐圧とアーリー電圧を向上させる必要がある。

次に第７図に示すように、全面に２００〜３００人の薄
いゲート酸化膜１４を形成し、その後直ちに減圧ＣＶＤ
法によって多結晶シリコンを積層する０次いで多結晶シ
リコンにＰ又はＡｓを拡散し、通常のフォトリソグラフ
ィーを用いてゲート電極１５を形成する。なおポリシリ
コンゲート電橋の厚さは４００〜５００ｎｍで、ρ、は
３０〜５０Ω／□以下にするのが好ましい。

次にマスク枚数及び工程数を低減するために、縦型ＰＮ
Ｐ　トランジスタのエミッタ１６とコレクタ引き上げ電
極１？、縦型ＮＰＮ　トランジスタの外部ベース１８．
横型ＰＮＰトランジスタのエミッタ１９と外部コレクタ
２０．２１．　　Ｐ−ＭＯＳ　トランジスタのソース・
ドレイン部２２及び基板引き上げ電極を兼ねて形成する
シャローなｐ゛拡散層を設け、また縦型ＮＰＮトランジ
スタのエミッタ２３とコレクタ引き上げ電極２４．縦型
ＰＮＰ　トランジスタの外部ベース２５とＮ端子引き上
げ電極２６．横型ＰＮＰトランジスタの外部ベース電極
２７．及びＮ−ＭＯＳトランジスタのソース・ドレイン
部２８を兼ねて形成するシャローなｎ°拡散層を設ける
。

シャローなｐ０拡散層は、ＢＦｌを用いて、３０〜５０
ｋｅＶ、　　３〜ｌ０×１０１５ＣＩ−２のイオン注入
で形成し、シャローなｎ°拡散層は、Ａ１を用いて、１
００〜１８０ｋｅＶ　、　　３〜ｌ０×１０１５ｃｍ−
２のイオン注入で形成する０次いで欠陥を除去し活性化
させるための熱処理を行い、ＣＶＤ法によって酸化膜（
通常はＢＰＳＧ又はＰＳＧを用いる）を形成し、通常の
フォトリソグラフィーでコンタクトホールを開ける。次
いでｔｉ材料である＾ｌ又はＳＬを含んだＡ１、好まし
くは１％のＳｔを含んだＡＩをスパッタ法や真空蒸着法
で電極を形成し、次いでパターンを形成することにより
第１図に示す本発明に係るバイポーラ・ＣＭＯＳ半導体
装置が得られる。

このようにして形成されたバイポーラ・ＣＭＯＳ半導体
装置において、縦型ＰＮＰ　トランジスタは、少なくと
も厚さと濃度を最適化した２回に分けて成長されたシャ
ローなエピタキシャル層中に高濃度ｐ型埋込層５よりな
るｐ型コレクタ層を有し、且つイオンインプランチーシ
ランにより濃度制御されたｎ型拡散層１３と、アーリー
電圧と耐圧を確保するために動作時に空乏化される低濃
度第２エピタキシャル層４ｂとからなるベース領域を有
し、更に素子のアイソレーシッンとｐ型コレクタ埋込層
５の引き上げを兼ねてベース領域の周囲にコレクタ埋込
層５まで達するように拡散形成されたｐ型コレクタ電極
部と、更にその周囲にｎ型埋込層３まで達するように拡
散形成された分離用のｎ型拡散層８とを備えている。

また縦型ＮＰＮ　トランジスタにおいては、２層のｎ型
エピタキシャル層によって十分なコレクタ・エミッタ間
の耐圧と低いコレクタ・ベース容量を実現し、またベー
ス領域の周囲に最適化された距離をおいてｎ型ウェル層
１０が配置されているため、良好な素子分離が行われる
。また横型Ｎ−ＭＯＳトランジスタ及びＰ−ＭＯＳトラ
ンジスタは、それぞれｐ型埋込層、ｎ型埋込層と、その
上に形成されたｐ型ウェル層とｎ型ウェル層内にそれぞ
れ構成されるため、２層のエピタキシャルの厚さ及び濃
度によらず、最適な特性のものが得られる。

以上述べたように、本発明による製造方法は、掻めて多
彩な構成素子を高性能に作成できるにも拘わらず、個々
の工程はフォトリソグラフィーとイオンインブランテー
シ町ンを主体とした極めて単純でオーツドックスな方法
であり、原価の低減に掻めて有効なものである。

そして以上の製法における縦型ＮＰＮトランジスタにお
いては、エミッタベース拡散層形成条件として、界面に
おいてさまざな問題点のあるポリシリコンエミッタを使
用せず、これを補うためエミッタのイオン注入時のエネ
ルギーを１００〜１８０ｋｅＶと大きくし、エミッタの
ｘｊを０．２ｐｍ以上確保して電極耐熱性を向上させて
いる。またベースを形成するイオン注入におけるエネル
ギーも、通常のシャロー化ＮＰＮ　トランジスタと異な
り、４０〜７０ｋｅ　Ｖという比較的高エネルギーが用
いられる。

また縦型ＰＮＰ　トランジスタにおいては、エミッタベ
ース拡散層形成条件として、エミッタのシャロー化のた
めにボロンをＢＰ、の形態で、３０〜５０ｋｅ　Ｖで形
成してχｊ−０，３μｍを達成している。

またベース形成のイオン注入条件もこれに合わせてベー
スのシャロー化のために、リンを１００〜２００ｋｅＶ
の高エネルギーでイオン注入している。

また横型ＰＮＰ　トランジスタにおいては、エミッタへ
の注入効果を上げるためできるだけ高濃度な層を形成す
るのに、Ｐ−ＭＯＳトランジスタのソース・ドレイン層
を形成するＰ゛拡散層を用い、且つコレクター領域には
キャリアーの捕獲効率を上げるため、縦型ＮＰＮトラン
ジスタのベース領域を形成するｐ型拡散層を用いている
。

またアイソレージ四ンは、低濃度ｐ゛埋込層６とｐウェ
ル拡散層９とチャネルストッパ層１１の３層重ねで構成
され、且つ基板引き上げ部は高濃度ｐ゛埋込層が用いら
れている。

以上のように構成された各構成素子の深さ方向に対する
不純物濃度分布を示す不純物プロファイルを第９図に示
す、＾は縦型ＰＮＰ　トランジスタ、■）は縦型ＮＰＮ
　トランジスタ、（口は横型Ｎ−ＭＯＳトランジスタ、
（Ｄ）は横型Ｐ−ＭＯＳトランジスタの不純物プロファ
イルであり、符号は第１図に同一符号で示した部分にお
ける濃度を示している。

次に以上のように得られたバイポーラ・ＣＭＯ８半導体
装置における各構成素子において実現されたデバイス性
能を下記に示す。

（１）　　＊型ＰＮＰ　トランジスタにおいては、従来
にない高速性と高い利得と高いアーリー電圧をもつ、縦
型ＮＰＮ　トランジスタと相補的なデバイスが得られた
。すなわち 利得帯域幅　二最大１．０〜１．５ＧＨｚ（特に低電流
０．１ｍＡで０．８ＧＨｚ 以上） 電流利得：５０〜１００ アーリー電圧：３０■以上 Ｃ８間耐圧　：１５Ｖ以上 （２）　　縦型ＮＰＮ　トランジスタにおいては、ビデ
オ帯域を含むアナログ回路に必要な十分な利得帯域幅を
もち、且つ素子サイズの小さなデバイスが得られた。

利得帯域幅　二最大３．０〜５．０ＧＨｚ（特に低電流
０．１ｍＡで１．５ＧＨｚ 以上） 電流利得：１００〜２００ アーリー電圧；５０ｖ以上 Ｃ８間耐圧　：１５ｖ以上 （３）横型ＰＮＰ　トランジスタにおいては、エピタキ
シャル領域に蓄積されるホールによる利得帯域幅の低い
デバイスが得られる。これにより回路的に遅延回路等の
特殊な用途に使用できる。

またベース幅のレイアウトによる簡単な変更により、Ｃ
８間耐圧を大きくできる。

利得帯域幅　：２０〜５０Ｍセ 電流利得：５０〜１００ アーリー電圧：３０■以上 Ｃ８間耐圧　：１５Ｖ以上 （４）　　Ｎ−ＭＯＳトランジスタにおいては、マイク
ロプロセッサとのインターフェース回路に好適な特性が
得られた。

飽和時相圧コンダクタンス：５０〜６５ｓ／ｍＳＤ耐圧
：１２Ｖ以上 （５）　　Ｐ−ＭＯＳトランジスタにおいては、上記Ｎ
−ＭＯＳトランジスタと合わせて相補回路を組むのに十
分な特性が得られた。

飽和時相互コンダクタンス：２０〜３５ｓ／ｍＳＤ耐圧
＝１２Ｖ以上 以上、各構成素子のもつ特性は、映像信号の処理を中心
としたアナログデータ処理を行うバイポーラ・ＣＭＯＳ
回路に最適なものである。特に高い利得帯域幅、電流利
得、ニー電流、アーリー電圧が縦型ＰＮＰトランジスタ
で得られることにより、ＰＮＰ　トランジスタによる差
動増幅器やＥＣＬ回路、また従来にない高速性と高精度
を合わせもつ相補的な回路構成が可能となる。

上記第１図に示した実施例においては、素子耐圧を上げ
且つ素子の寄生容量を下げるため、高濃度拡散層を接触
させないようにしたものを示したが、低耐圧で且つ高集
積化を目的とする場合には、ｎ９埋込層３とｐ゛埋込層
６とを接触させて作ることも可能である。この場合、合
わせ精度の問題から、約２〜４μｍの素子サイズの縮小
が図られる。またこの際は、縦型ＮＰＮトランジスタに
おけるｎウェル拡散層１０は、活性層全体に配置する方
が効果的である。但しＣＢ耐圧、ＣＢ耐圧、Ｃ８耐圧は
共に１／２に低下し、且つＣＴ　Ｃ＋　　Ｃｔ　ｍが２
〜５倍増加する。

また第１図に示した実施例では、構成素子として能動素
子のみを形成したものを示したが、本発明に係るバイポ
ーラ・ＣＭＯＳ半導体装置には、抵抗、ＭＯＳ容量、拡
散接合容量を同時に一体的に形成することも可能である
。抵抗の場合は、ｎ型拡散抵抗、Ｐ型散層抵抗、ポリシ
リコン抵抗。

ｎ型ピンチ抵抗、ｐ型ピンチ抵抗の６種類の抵抗が得ら
れ、また別の拡散層を追加して抵抗を形成することもで
きる。

第１Ｏ図に、ｐ型拡散抵抗を示す、抵抗値を決定するの
は拡散層１２であり、縦型ＮＰＮ　トランジスタのベー
ス形成用拡散層と同一のものである。この拡散層による
抵抗値は０．５〜１．ＯＫΩ／□である。これ以外にシ
ート抵抗が必要な場合や、更に高精度で制御する必要が
ある場合は、別個の拡散抵抗を通常のフォトリソグラフ
ィーと拡散層を用いて作成することも可能である。なお
第１０図で示した拡散抵抗の電極部はコンタクト抵抗を
低減するため、高濃度ｐ゛拡散層１８を利用する。

第１１図は、同じく縦型ＮＰＮ　トランジスタのベース
傾城を用いたピンチ高抵抗を示し、３１はｎ９拡散層で
ある。第１２図は、縦型ＰＮＰトランジスタのベース領
域を形成するｎ拡散層１３を利用したｎ型拡散抵抗を示
す、第１３図は、選択酸化膜３２上に形成されたポリシ
リコン３３を用いたポリシリコン抵抗を示し、第１４図
は、ＭＯＳトランジスタを作成する時に自動的に形成さ
れるゲート電極用ポリシリコン３４で構成されるＭＯＳ
容量を示している。また第１図に示した半導体装置にお
いては、高４度ｐ″埋込層５を用いて、高電流を流せる
ｐ型抵抗を形成することもできる。

また第１図に示した実施例においては、製造時のマスク
枚数を低減するため、バイポーラトランジスタのエミッ
タ拡散層を、ＭＯＳトランジスタのソース・ドレインと
同一拡散層で形成したものを示した。しかしバイポーラ
トランジスタの電流増幅率ｈｒｔの制？卸や、ベース領
域のシャロー化を、より進めるために、ＭＯＳトランジ
スタとは別の拡散層で形成したり、あるいはエミッタ部
のパッシヘー’、ｔ　ｇ　７　ＣＶ　ＤＩｌ［（通常は
ＢＰＳＧやＰＳＧ）に開口部を先に形成してから、セル
ファライン的にエミッタ部にｎ１拡散層を形成したり、
またはポリシリコンを電極として用い、そのポリシリコ
ン中からの固相拡散によりシャローな接合を得る方法な
ども適用可能である。

また電極構造に関しては、簡単なＡＩ又はＳｉを含むＡ
Ｉ電極を使用したものを示したが、電極の耐熱性の向上
や特にエミッタ抵抗の低減を考慮して、ｐｔｓｔやＴｌ
５ｔ等の高融点金属によるシリサイド化、及びＴＩＮ、
　ＴｉＶ／、　Ｗ等の高融点金属あるいは合金によるバ
リアメタルの使用も可能である。

以上のとおり、本発明によれば、利得帯域幅ＩＧＨｚ以
上で且つ縦型ＮＰＮ　トランジスタと相補性のある高性
能な縦型ＰＮＰ　トランジスタを組み合わせゼバイポー
ラ・ＣＭＯＳ半導体装置を構成したので、例えばＰＩＮ
ダイオードやＰＮダイオード、ひいては１次元、２次元
のフォトアレイセンサーの信号を処理したいとき、その
出力信号が低く、ＧＮＤレベルに近い場合があるが、こ
れを縦型ＰＮＰトランジスタで差分増幅することができ
るため、単一電源で且つ高速に高いゲインで高精度に制
御することができる。したがって本発明に係る半導体装
置によれば、民生用、産業用を問わず、従来の縦型トラ
ンジスタを用いて信号を処理してきたＩＣに、センサー
用のインターフェースやマイクロプロセッサ用インター
フェース等を集積する場合に、大きな能力を引き出せる
ばかりでなく、従来になかった高速、高精度なＩＣの作
成が可能である。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、ＣＥ耐圧及びアーリー電圧が高く利得帯域幅の大なる
高速高性能の縦型ＰＮＰトランジスタが得られるので、
縦型ＮＰＮ　トランジスタと、それと相補的に使用でき
る縦型ＰＮＰ　トランジスタと、横型ＰＮＰ　トランジ
スタと、ＣＭＯＳトランジスタとを一体的に構成したバ
イポーラ・ＣＭＯＳ半導体装置を提供することができる
。また本発明の製造方法によれば、各構成素子の高性能
化を容易に図ることのできるバイポーラ・ＣＭＯＳ半導
体装置の製法を提供することができる。

【図面の簡単な説明】

第１図は、本発明に係るバイポーラ・ＣＭＯＳ半導体装
置の一実施例を示す断面図、第２図〜第７図は、それぞ
れ第１図に示す半導体装置の製造工程を示す図、第８図
は、第２エピタキシャル層の厚さに対する、縦型ＮＰＮ
　トランジスタ及び縦型ＰＮＰ　トランジスタのＣＥ、
耐圧と、縦型ＰＮＰトランジスタのＢ−Ｎ＠子のパンチ
スルー耐圧との関係を示す図、第９図へ〜の）は、第１
図に示した半導体装置の各構成素子の不純物プロファイ
ルを示す図、第１θ図は、ｐ型拡散抵抗を示す図、第１
１図は、ビンチル型拡散抵抗を示す図、第１２図は、ｎ
型拡散抵抗を示す図、第１３図は、ポリシリコン抵抗を
示す図、第１４図は、ＭＯＳ容量を示す図である。 図において、１は基板、２は酸化膜、３はｎ型埋込層、
４ａは第１エピタキシャル層、４ｂは第２エピタキシャ
ル層、５は高濃度ｐ型埋込層、６は低濃度ｐ型埋込層、
７はｐ型コレクタ電極部、８はｎ型コレクタ電極部、９
はｐ型ウェル層、ｌＯはｎ型ウェル層、１１はｐ型チャ
ネルストッパ層、１２はｐ型拡散層、１３はｎ型拡散層
、１４はゲート酸化膜、１５はゲート電極、１６は縦型
ＰＮＰ　トランジスタのエミッタ、１７はｎ型コレクタ
引き上げ電極、１８は縦型ＮＰＮ　トランジスタの外部
ベース、１９は横型ＰＮＰ　トランジスタのエミッタ、
２０．２１はそのコレクタ、２２はＰ−ＭＯＳトランジ
スタのソース・ドレイン部、２３は縦型ＮＰＮ　トラン
ジスタのエミッタ、２４はコレクタ引き上げ電極、２５
は縦型ＰＮＰ　トランジスタの外部ベース、２６はＮ端
子引き上げ電極、２７は横型ＰＮＰ　トランジスタの外
部ベース、２８はＮ−ＭＯＳトランジスタのソース・ド
レイン酪を示す。 特許出願人　オ、リンバス光学工業株式会社納６図 第７図 第８図 第２エピタキシャル層の厚さ→ 第９図 第１０図 第１１図 第１２図 第１３図 第１４図

Claims (1)

1. 【特許請求の範囲】 １、低いドーピングレベルの少なくとも２回に分けて成
   長させたエピタキシャル成長層を形成した、該エピタキ
   シャル成長層とは異なるタイプの低いドーピングレベル
   を有する単一のモノリシック半導体基板上に、複数の回
   路構成素子を構成した半導体装置において、少なくとも
   、高いドーピングレベルを有する埋込ｐ型コレクタ層と
   、第２エピタキシャル層と該エピタキシャル層に拡散形
   成されたｎ型拡散層とからなるベース領域とをもつ縦型
   ＰＮＰトランジスタと、縦型ＮＰＮトランジスタと、横
   型ＰＮＰトランジスタと、横型Ｎ−ＭＯＳトランジスタ
   と、横型Ｐ−ＭＯＳトランジスタとを備えていることを
   特徴とするバイポーラ・ＣＭＯＳ半導体装置。 ２、前記低いドーピングレベルの半導体基板は、ボロン
   がドープされた２〜２０Ω・ｃｍの抵抗率を有するｐ＾
   −単結晶シリコンウェハーで構成されており、前記エピ
   タキシャル成長層は、０．５〜３×１０＾１＾６ｃｍ＾
   −＾３のＰ又はＳｂをドープした厚さ１．０〜２．０μ
   ｍのｎ型第１エピタキシャル層と、２〜１０×１０＾１
   ＾５ｃｍ＾−＾３のＰ又はＳｂをドープした厚さ１．５
   〜３．５μｍのｎ型第２エピタキシャル層で構成されて
   おり、前記縦型ＰＮＰトランジスタのコレクタ埋込層は
   、ボロンを高濃度にドープして形成され前記第１エピタ
   キシャル層と第２エピタキシャル層間に配置されており
   、また前記コレクタ埋込層と同一又は別のイオン打ち込
   み工程で低濃度にボロンをドープして形成した素子間分
   離領域及びＮ−ＭＯＳトランジスタのウェル引き出し電
   極部を備えていることを特徴とする請求項１記載のバイ
   ポーラ・ＣＭＯＳ半導体装置。 ３、前記基板と第１エピタキシャル層の間に形成された
   Ｓｂをドープしたｎ型埋込層と、第２エピタキシャル層
   表面からリンを拡散させて前記ｎ型埋込層に接するよう
   に形成したｎ型拡散層で縦型ＰＮＰトランジスタをＰＮ
   接合で囲むことにより、縦方向と横方向から縦型ＰＮＰ
   トランジスタのコレタク領域と基板領域とを電気的に分
   離し、且つ前記ｎ型埋込層の電位設定用の電極取り出し
   部を形成した縦型ＰＮＰトランジスタ部を備えているこ
   とを特徴とする請求項１又は２記載のバイポーラ・ＣＭ
   ＯＳ半導体装置。 ４、前記基板と第１エピタキシャル層の間に形成された
   Ｓｂドープｎ型埋込層をコレクタ領域とし、ベース活性
   領域から２〜５μｍ離して第２エピタキシャル層から拡
   散形成したｎ型拡散領域を、ベース・基板間のパンチス
   ルー耐圧及び十分なベース・コレクタ耐圧を確保し且つ
   チャンネル性リークを防止する領域とした縦型ＮＰＮト
   ランジスタを備えていることを特徴とする請求項１〜３
   のいずれかに記載のバイポーラ・ＣＭＯＳ半導体装置。 ５、前記Ｐ−ＭＯＳトランジスタ直下の基板と第１エピ
   タキシャル層の間に形成した高濃度ｎ型埋込層に対して
   縦方向の位置を空間的にずらして、第１エピタキシャル
   層と第２エピタキシャル層の間に形成した比較的低濃度
   のｐ型埋込層と、表面濃度を３〜７×１０＾１＾６ｃｍ
   ＾−＾３に制御されたｐウェル領域とを有し、ウェル間
   耐圧を１５Ｖ以上に維持したままウェル下の比抵抗を低
   減してラッチアップ耐性を向上させたＮ−ＭＯＳトラン
   ジスタを備えていることを特徴とする請求項１〜４のい
   ずれかに記載のバイポーラ・ＣＭＯＳ半導体装置。 ６、低いドーピングレベルの少なくとも２回に分けて成
   長させたエピタキシャル成長層を形成した、該エピタキ
   シャル成長層とは異なるタイプの低いドーピングレベル
   を有する単一のモノリシック半導体基板上に、少なくと
   も縦型ＮＰＮトランジスタと、縦型ＰＮＰトランジスタ
   と、横型ＰＮＰトランジスタと、横型Ｎ−ＭＯＳトラン
   ジスタと、横型Ｐ−ＭＯＳトランジスタとを備えたバイ
   ポーラ・ＣＭＯＳ半導体装置の製造方法において、前記
   基板と第１エピタキシャル層との間にＳｂをドープして
   高濃度拡散層を形成する工程と、第１及び第２エピタキ
   シャル層間にボロンをドープしてｐ型コレクタ埋込層を
   形成する工程と、ベース活性化領域の周囲を取り囲んで
   第２エピタキシャル層の上部よりＮ−ＭＯＳトランジス
   タのウェル拡散層より高濃度のボロンをドーピングして
   ｐ型コレクタ拡散層を形成する工程とを有し、熱処理に
   より前記ｐ型コレクタ埋込層とｐ型コレクタ拡散層を引
   き伸ばして接触させ、且つコレクタ埋込層のシート抵抗
   を５００〜１５００Ω／□とすることにより、コレクタ
   直列抵抗を２００Ω以下に下げて寄生効果の小さい縦型
   ＰＮＰトランジスタが得られるようにしたことを特徴と
   するバイポーラ・ＣＭＯＳ半導体装置の製造方法。 ７、縦型ＰＮＰトランジスタのエミッタ及びコレクタ引
   き上げ電極領域、縦型ＮＰＮトランジスタの外部ベース
   領域、Ｐ−ＭＯＳトランジスタのソース・ドレイン領域
   、並びに必要に応じ横型ＰＮＰトランジスタのエミッタ
   ・コレクタ領域を、総電荷量３〜２０×１０＾１＾５ｃ
   ｍ＾−＾２のｐ型高濃度拡散層で同時に形成し、また縦
   型ＮＰＮトランジスタのコレクタ領域、縦型ＰＮＰトラ
   ンジスタの外部ベース領域、並びにＮ−ＭＯＳトランジ
   スタのソース・ドレイン領域を、総電荷量５〜１５×１
   ０＾１＾５ｃｍ＾−＾２のＡｓドープのｎ型高濃度拡散
   層で同時に形成することを特徴とする請求項６記載のバ
   イポーラ・ＣＭＯＳ半導体装置の製造方法。 ８、前記縦型ＰＮＰトランジスタのベース領域を、使用
   状態では空乏層化するように濃度を１×１０＾１＾６ｃ
   ｍ＾−＾３以下に制御したｎ型第２エピタキシャル層と
   、該第２エピタキシャル層表面にエネルギー１００〜２
   ００ｋｅＶ、ドーズ量３〜１０×１０＾１＾３ｃｍ＾−
   ＾２の独立したイオン注入工程により形成したシャロー
   なベース拡散層とで形成し、アーリー電圧３０Ｖ以上、
   コレクタ・エミッタ耐圧１５Ｖ以上の特性をもつ縦型Ｐ
   ＮＰトランジスタを得るようにしたことを特徴とする請
   求項６又は７記載のバイポーラ・ＣＭＯＳ半導体装置の
   製造方法。 ９、第２エピタキシャル層から拡散形成する縦型ＮＰＮ
   トランジスタのベース・基板間の分離領域、横型ＰＮＰ
   トランジスタのベース領域及びＰ−ＭＯＳトランジスタ
   のｎウェル領域を、表面濃度２〜５×１０＾１＾６ｃｍ
   ＾−＾２にのｎ型拡散層で同時に形成し、横型ＰＮＰト
   ランジスタのコレクタ・エミッタ耐圧及びＰ−ＭＯＳト
   ランジスタのソース・ドレイン耐圧を向上させるように
   したことを特徴とする請求項６〜８のいずれかに記載の
   バイポーラ・ＣＭＯＳ半導体装置の製造方法。