JPH02276272A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02276272A JPH02276272A JP1096314A JP9631489A JPH02276272A JP H02276272 A JPH02276272 A JP H02276272A JP 1096314 A JP1096314 A JP 1096314A JP 9631489 A JP9631489 A JP 9631489A JP H02276272 A JPH02276272 A JP H02276272A
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- JP
- Japan
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- region
- type
- semiconductor device
- transistor
- pnp transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、サイリスク効果を防止するように構成した
高耐圧、高性能の縦型ＰＮＰ トランジスタを含む半導
体装置に関する。
高耐圧、高性能の縦型ＰＮＰ トランジスタを含む半導
体装置に関する。
従来、アナログ・デジタルの両機能をもつバイポーラ・
ＣＭＯ３半導体装置において、高速化するため縦型ＰＮ
Ｐトランジスタのコレクタ抵抗を低減する手段としては
、種々の提案がなされている。
ＣＭＯ３半導体装置において、高速化するため縦型ＰＮ
Ｐトランジスタのコレクタ抵抗を低減する手段としては
、種々の提案がなされている。
例えば、特開昭５７−１５７５６７号においては、第４
図に示すように、エピタキシャル層１０６上にコレクタ
領域となるＰ型埋込層１０３を配置し、ベース領域１０
７の周辺をＰ型コレクタ導出領域１０５で囲み、更にＰ
型埋込層１０３の基板１０１方向への再拡散を前記エピ
タキシャル層１０６とＮ型埋込層１０２で停止するよう
に構成したものが開示されている。なお第４図において
、１０４は分離領域で、１０８はエミッタ領域である。
図に示すように、エピタキシャル層１０６上にコレクタ
領域となるＰ型埋込層１０３を配置し、ベース領域１０
７の周辺をＰ型コレクタ導出領域１０５で囲み、更にＰ
型埋込層１０３の基板１０１方向への再拡散を前記エピ
タキシャル層１０６とＮ型埋込層１０２で停止するよう
に構成したものが開示されている。なお第４図において
、１０４は分離領域で、１０８はエミッタ領域である。
〔発明が解決しようとする課題］
ところで、第４図に示した従来の縦型ＰＮＰトランジス
タにおいては、コレクタ導出領域１０５と基板１０１の
間に存在するエピタキシャル層１０６の４度を、２ Ｘ
ＩＱ”ｃ＋＊−’以上にしなければ寄生ＰＮＰトランジ
スタのパンチスルー耐圧を充分上げられず、またｈＦ［
を十分に低減できない、しかしエピタキシャル層１０６
の表面４度を、この程度にすると、コレクターベース間
寄生容量が増大し、且つコレクターベース耐圧を低下し
、縦型ＰＮＰトランジスタの高性能化を妨げるおそれが
生ずる。
タにおいては、コレクタ導出領域１０５と基板１０１の
間に存在するエピタキシャル層１０６の４度を、２ Ｘ
ＩＱ”ｃ＋＊−’以上にしなければ寄生ＰＮＰトランジ
スタのパンチスルー耐圧を充分上げられず、またｈＦ［
を十分に低減できない、しかしエピタキシャル層１０６
の表面４度を、この程度にすると、コレクターベース間
寄生容量が増大し、且つコレクターベース耐圧を低下し
、縦型ＰＮＰトランジスタの高性能化を妨げるおそれが
生ずる。
したがって、従来のように、Ｐ型骨Ｍ領域１０４とＰ型
コレクタ導出領域１０５の間にエピタキシャル層１０６
を用いて構成した場合には、高耐圧で高性能の特性をも
つ縦型ＰＮＰトランジスタを有するアナログ・デジタル
の両機能を備えたバイポーラ・ＣＭＯ３半導体装置は得
られないという問題点があった。
コレクタ導出領域１０５の間にエピタキシャル層１０６
を用いて構成した場合には、高耐圧で高性能の特性をも
つ縦型ＰＮＰトランジスタを有するアナログ・デジタル
の両機能を備えたバイポーラ・ＣＭＯ３半導体装置は得
られないという問題点があった。
本発明は、従来のバイポーラ・ＣＭＯ３半導体装置にお
ける上記問題点を解決するためなされたもので、コレク
タ抵抗を低減すると共に寄生ＰＮＰトランジスタのｈＦ
Ｅを低減して寄生サイリスタ効果を防止するようにした
高耐圧で高性能特性をもつ縦型ＰＮＰ トランジスタを
有する半導体装置を提供することを目的とする。
ける上記問題点を解決するためなされたもので、コレク
タ抵抗を低減すると共に寄生ＰＮＰトランジスタのｈＦ
Ｅを低減して寄生サイリスタ効果を防止するようにした
高耐圧で高性能特性をもつ縦型ＰＮＰ トランジスタを
有する半導体装置を提供することを目的とする。
Ｃ１題を解決するための手段及び作用）上記問題点を解
決するため、本発明は、縦型ＰＮＰトランジスタを含む
半導体装置において、縦型ＰＮＰ トランジスタを、ベ
ース領域の周りに離間して囲み、前記ベース領域の下方
に配置されたＰ型埋込層まで達するように形成したＰ型
コレクタ導出領域と、該Ｐ型コレクタ導出領域を囲み、
前記Ｐ型埋込層の下部に配置されているＮ型埋込層まで
達するように形成した分離用Ｎ型拡散領域とを設けて構
成するものである。
決するため、本発明は、縦型ＰＮＰトランジスタを含む
半導体装置において、縦型ＰＮＰ トランジスタを、ベ
ース領域の周りに離間して囲み、前記ベース領域の下方
に配置されたＰ型埋込層まで達するように形成したＰ型
コレクタ導出領域と、該Ｐ型コレクタ導出領域を囲み、
前記Ｐ型埋込層の下部に配置されているＮ型埋込層まで
達するように形成した分離用Ｎ型拡散領域とを設けて構
成するものである。
このように縦型ＰＮＰ トランジスタのベース領域の周
りに離間して囲むようにＰ型コレクタ導出領域を配置す
ることにより、コレクタ抵抗の低減、及び寄生ＮＰＮ
ｌ−ランリスクのｈｙｔの低減を図ることができ、また
、前記コレクタ導出領域の周りに分離用Ｎ型拡散領域を
囲むように配置することにより、寄生ＰＮＰトランジス
タのｈｙｔを低減し、寄生サイリスタ効果を有効に防止
することができる。したがって高耐圧で高性能な縦型Ｐ
ＮＰトランジスタを含む半導体装置を容易に実現するこ
とが可能となる。
りに離間して囲むようにＰ型コレクタ導出領域を配置す
ることにより、コレクタ抵抗の低減、及び寄生ＮＰＮ
ｌ−ランリスクのｈｙｔの低減を図ることができ、また
、前記コレクタ導出領域の周りに分離用Ｎ型拡散領域を
囲むように配置することにより、寄生ＰＮＰトランジス
タのｈｙｔを低減し、寄生サイリスタ効果を有効に防止
することができる。したがって高耐圧で高性能な縦型Ｐ
ＮＰトランジスタを含む半導体装置を容易に実現するこ
とが可能となる。
〔実施例）
以下実施例について説明する。まず第１図に基づいて本
発明に係る半導体装置における１ｉｉ５ＰＮＰトランジ
スタの基本構成について説明する。第１図において、１
はＰ型シリコン基板で、２は該基板１上に選択的に形成
されたＮ型埋込層である。
発明に係る半導体装置における１ｉｉ５ＰＮＰトランジ
スタの基本構成について説明する。第１図において、１
はＰ型シリコン基板で、２は該基板１上に選択的に形成
されたＮ型埋込層である。
４は２層で形成されたエピタキシャル層で、３は該エピ
タキシャルＪｉ４中に形成されたコレクタ領域となるＰ
型埋込層である。６はＮ−型ベース碩域９を囲み前記Ｐ
型埋込層３に達するように形成されたコレクタ導出領域
であり、５は該コレクタ導出領域６を囲み前記Ｎ型埋込
層２に達するように形成されたＮ型分離領域である。７
はＰ型ウェル領域、８はフィールド酸化膜、１０は外部
ベース領域用Ｎ゛拡散層、１１はエミッタ領域となるＰ
４拡散層である。
タキシャルＪｉ４中に形成されたコレクタ領域となるＰ
型埋込層である。６はＮ−型ベース碩域９を囲み前記Ｐ
型埋込層３に達するように形成されたコレクタ導出領域
であり、５は該コレクタ導出領域６を囲み前記Ｎ型埋込
層２に達するように形成されたＮ型分離領域である。７
はＰ型ウェル領域、８はフィールド酸化膜、１０は外部
ベース領域用Ｎ゛拡散層、１１はエミッタ領域となるＰ
４拡散層である。
このようにＮ製分Ｍ８Ｍ域５とＰ型コレクタ導出領域６
とを形成することにより、縦型ＰＮＰトランジスタのベ
ース−コレクタ間の耐圧が確保され、同時にベース領域
一基板間のＮＰＮＰサイリスタ寄生効果のラッチアップ
を防止することができる。
とを形成することにより、縦型ＰＮＰトランジスタのベ
ース−コレクタ間の耐圧が確保され、同時にベース領域
一基板間のＮＰＮＰサイリスタ寄生効果のラッチアップ
を防止することができる。
上記コレクターベース間の耐圧はベース領域９とＰ型コ
レクタ導出領域６との距離及びエピタキシャル層４の濃
度で決定される。また寄生ＮＰＮＰサイリスタのラッチ
アップ防止能力は、Ｐ型コレクタ導出領域６及びＮ型分
離領域５の幅と濃度で決定される。
レクタ導出領域６との距離及びエピタキシャル層４の濃
度で決定される。また寄生ＮＰＮＰサイリスタのラッチ
アップ防止能力は、Ｐ型コレクタ導出領域６及びＮ型分
離領域５の幅と濃度で決定される。
したがって上記コレクターベース間耐圧及びランチアッ
プ防止能力は、ベース領域−Ｐ型コレクタ導出領域間の
距離、Ｐ型コレクタ導出領域及びＮ型分離領域の濃度と
幅を適切に設定することにより、相互に関連付けて他の
特性を損なわずに向上させることができ、したがって高
耐圧、高性能の縦型ＰＮＰ ）ランリスタを含むデジタ
ル・アナログ混在のバイポーラ・ＣＭＯ３半導体装置を
容易に得ることができる。
プ防止能力は、ベース領域−Ｐ型コレクタ導出領域間の
距離、Ｐ型コレクタ導出領域及びＮ型分離領域の濃度と
幅を適切に設定することにより、相互に関連付けて他の
特性を損なわずに向上させることができ、したがって高
耐圧、高性能の縦型ＰＮＰ ）ランリスタを含むデジタ
ル・アナログ混在のバイポーラ・ＣＭＯ３半導体装置を
容易に得ることができる。
次に、本発明の具体的冥施例を第２図に基づいて、その
製法を示しながら説明する。まずＰ型シリコン基板１に
周知の方法を用いてＮ型埋込層２を選択的に形成したの
ち、濃度０．５〜３Ｅ１６ｃｍ−’のＮ型エピタキシャ
ル成長を行う、そして通常のフォトリソグラフィー技術
でＰ型埋込層３をイオン注入により形成し、熱処理後、
２回目のエピタキシャル成長を行ってエピタキシャル層
４を形成する。
製法を示しながら説明する。まずＰ型シリコン基板１に
周知の方法を用いてＮ型埋込層２を選択的に形成したの
ち、濃度０．５〜３Ｅ１６ｃｍ−’のＮ型エピタキシャ
ル成長を行う、そして通常のフォトリソグラフィー技術
でＰ型埋込層３をイオン注入により形成し、熱処理後、
２回目のエピタキシャル成長を行ってエピタキシャル層
４を形成する。
次いで同じく通常のフォトリソグラフィー技術で縦型Ｐ
ＮＰトランジスタのＮ型埋込層２まで達するＮ型分離領
域５を、縦型ＮＰＮ ｌ−ランリスタのコレクタ引き上
げ用拡散領域、図示しないＰ型拡散抵抗のＮ型埋込層引
き上げ用領域、横型ＰＮＰトランジスタのベース引き上
げ用拡散領域及び横型ＰＭＯ３！−ランジスタのＮウェ
ル電位引き上げ用拡散領域と同時に選択的にイオン注入
で形成する。続いてＰ型埋込層３まで達するＰ型コレク
タ導出領域６を、基板引き上げ用拡散領域と同時に選択
的にイオン注入で形成する。
ＮＰトランジスタのＮ型埋込層２まで達するＮ型分離領
域５を、縦型ＮＰＮ ｌ−ランリスタのコレクタ引き上
げ用拡散領域、図示しないＰ型拡散抵抗のＮ型埋込層引
き上げ用領域、横型ＰＮＰトランジスタのベース引き上
げ用拡散領域及び横型ＰＭＯ３！−ランジスタのＮウェ
ル電位引き上げ用拡散領域と同時に選択的にイオン注入
で形成する。続いてＰ型埋込層３まで達するＰ型コレク
タ導出領域６を、基板引き上げ用拡散領域と同時に選択
的にイオン注入で形成する。
縦型ＰＮＰトランジスタのＰ型コレクタ導出領域６は、
コレクタ抵抗を低減し、且つ寄生ＮＰＮトランジスタの
ｈＦｔを１０以下に抑えるために、後述のＮ−ベース領
域９を囲むように形成し、不純物ドーズ世を３ Ｘ １
０”ｃｍ−”以上にする。またＰ型コレクタ導出領域６
は素子面積の拡大を最小限に抑え、且つコレクターベー
ス間の耐圧を確保するためにベース領域９から１．０〜
３．０μｍＭし、領域幅を１．０〜５．０μｍに形成し
ている。
コレクタ抵抗を低減し、且つ寄生ＮＰＮトランジスタの
ｈＦｔを１０以下に抑えるために、後述のＮ−ベース領
域９を囲むように形成し、不純物ドーズ世を３ Ｘ １
０”ｃｍ−”以上にする。またＰ型コレクタ導出領域６
は素子面積の拡大を最小限に抑え、且つコレクターベー
ス間の耐圧を確保するためにベース領域９から１．０〜
３．０μｍＭし、領域幅を１．０〜５．０μｍに形成し
ている。
次いで、Ｐ型ウェル領域７とＮ型ウェル領域１２をイオ
ン注入で選択的に形成する。
ン注入で選択的に形成する。
次に周知の選択酸化法によりフィールド酸化膜８を形成
したのち、フォトリソグラフィー技術で縦型ＰＮＰ ト
ランジスタのＮ−ベース領域９を形成する０次いでＰ−
ベース領域１３を選択的に形成したのち、ＰＭＯＳ ）
ランリスタの闇値電圧制御用に図示しないＰ−拡散層を
選択的に形成し、ＮＭｏ５ト・ランリスタ及びＰＭＯＳ
）ランリスタのゲート部にポリシリコン層１４を形成す
る０次いで縦型ＰＮＰ トランジスタの外部ベース領域
と、ＮＭＯ５）ランリスタのソース及びドレイン領域に
Ｎ°拡散層ＩＯを同時に選択的に形成し、更に縦型ＰＮ
Ｐ ）ランリスタのエミッタ領域と、縦型ＮＰＮトラン
ジスタの外部ベース領域と、横型ＰＮＰトランジスタの
エミッタ領域と、ＰＭＯ３！−ランリスタのソース及び
ドレイン領域にＰ０拡散層１１を同時に選択的に形成す
る。
したのち、フォトリソグラフィー技術で縦型ＰＮＰ ト
ランジスタのＮ−ベース領域９を形成する０次いでＰ−
ベース領域１３を選択的に形成したのち、ＰＭＯＳ ）
ランリスタの闇値電圧制御用に図示しないＰ−拡散層を
選択的に形成し、ＮＭｏ５ト・ランリスタ及びＰＭＯＳ
）ランリスタのゲート部にポリシリコン層１４を形成す
る０次いで縦型ＰＮＰ トランジスタの外部ベース領域
と、ＮＭＯ５）ランリスタのソース及びドレイン領域に
Ｎ°拡散層ＩＯを同時に選択的に形成し、更に縦型ＰＮ
Ｐ ）ランリスタのエミッタ領域と、縦型ＮＰＮトラン
ジスタの外部ベース領域と、横型ＰＮＰトランジスタの
エミッタ領域と、ＰＭＯ３！−ランリスタのソース及び
ドレイン領域にＰ０拡散層１１を同時に選択的に形成す
る。
次いで図示しない眉間膜をＣＶＤ法等によりデポジショ
ンしたのち、縦型ＮＰＮ ）ランリスタのエミッタ領域
に窓開けを行い、Ａｓをイオン注入してエミッタ領域１
５を形成する０次いでそれぞれのコンタクト用の窓開け
を行ってメタライゼーションを行い、図示のようなバイ
ポーラ・ＣＭＯ３半導体装置が完成する。
ンしたのち、縦型ＮＰＮ ）ランリスタのエミッタ領域
に窓開けを行い、Ａｓをイオン注入してエミッタ領域１
５を形成する０次いでそれぞれのコンタクト用の窓開け
を行ってメタライゼーションを行い、図示のようなバイ
ポーラ・ＣＭＯ３半導体装置が完成する。
第３図は、第２実施例の縦型ＰＮＰ トランジスタ部分
のみを示す断面図である。第１図の基本構成及び第２図
の第１実施例では、縦型ＰＮＰトランジスタの寄生ＮＰ
Ｎ トランジスタのｈａｆ低減用のＮ型分離領域５を、
Ｐ型コレクタ導出領域６に対して離間して配置したもの
を示したが、この第２実施例はＰ型コレクタ導出領域６
とＮ型分離領域５を接触させて構成したものである。こ
のように接触させて配置しても第１実施例と同様な作用
効果が得られると共に、素子面積の拡大を最小限に抑え
ることができる。
のみを示す断面図である。第１図の基本構成及び第２図
の第１実施例では、縦型ＰＮＰトランジスタの寄生ＮＰ
Ｎ トランジスタのｈａｆ低減用のＮ型分離領域５を、
Ｐ型コレクタ導出領域６に対して離間して配置したもの
を示したが、この第２実施例はＰ型コレクタ導出領域６
とＮ型分離領域５を接触させて構成したものである。こ
のように接触させて配置しても第１実施例と同様な作用
効果が得られると共に、素子面積の拡大を最小限に抑え
ることができる。
上記各実施例は、縦型ＮＰＮ トランジスタ、￥４型Ｐ
ＮＰ トランジスタ、横型ＰＮＰ トランジスタ。
ＮＰ トランジスタ、横型ＰＮＰ トランジスタ。
横型ＣＭＯ３トランジスタを備えた半導体装置に本発明
を適用したものを示したが、本発明は、例えば縦型ＮＰ
Ｎ トランジスタと横型ＰＮＰトランジスタリス組み合
わせなどのように、さまざまな組み合わせのデバイスに
も適用できる。また更に本発明は、これらの素子の他に
別の受動素子などを含む半導体装置にも通用できるもの
である。
を適用したものを示したが、本発明は、例えば縦型ＮＰ
Ｎ トランジスタと横型ＰＮＰトランジスタリス組み合
わせなどのように、さまざまな組み合わせのデバイスに
も適用できる。また更に本発明は、これらの素子の他に
別の受動素子などを含む半導体装置にも通用できるもの
である。
以上実施例に基づいて説明したように、本発明によれば
、縦型ＰＮＰトランジスタにおいてベース頌域の周りに
離間して囲むようにＰ型コレクタ導出領域を設けたので
、コレクタ抵抗の低減並びに寄生ＮＰＮトランジスタの
ｈｒｔの低減を図ることができ、更にＰ型コレクタ導出
領域の周辺にＮ型分離領域を囲むように配置したので、
寄生ＰＮＰトランジスタのｈＦＥを低減し、寄生サイリ
スク効果を有効に防止することができる。したがって高
耐圧、高性能の縦型ＰＮＰ トランジスタを有する半導
体装置を容易に得ることができる。
、縦型ＰＮＰトランジスタにおいてベース頌域の周りに
離間して囲むようにＰ型コレクタ導出領域を設けたので
、コレクタ抵抗の低減並びに寄生ＮＰＮトランジスタの
ｈｒｔの低減を図ることができ、更にＰ型コレクタ導出
領域の周辺にＮ型分離領域を囲むように配置したので、
寄生ＰＮＰトランジスタのｈＦＥを低減し、寄生サイリ
スク効果を有効に防止することができる。したがって高
耐圧、高性能の縦型ＰＮＰ トランジスタを有する半導
体装置を容易に得ることができる。
第１図は、本発明に係る半導体装置における縦型ＰＮＰ
ｌ−ランリスクの基本構成を示す断面図、第２図は、
本発明の第１実施例を示す断面図、第３図は、第２実施
例の縦型ＰＮＰ トランジスタ部分を示す断面図、第４
図は、従来の縦型ＰＮＰ トランジスタの構成例を示す
断面図である。 図において、ｌはＰ型基板、２はＮ型埋込層、３はＰ型
埋込層、４はエピタキシャル層、５はＮ型分離領域、６
はＰ型コレクタ導出領域、７はＰ型ウェル領域、８はフ
ィールド酸化膜、９はＮ−ベース領域、１０はＮ°型型
数散層１１はＰ９型拡散層を示す。
ｌ−ランリスクの基本構成を示す断面図、第２図は、
本発明の第１実施例を示す断面図、第３図は、第２実施
例の縦型ＰＮＰ トランジスタ部分を示す断面図、第４
図は、従来の縦型ＰＮＰ トランジスタの構成例を示す
断面図である。 図において、ｌはＰ型基板、２はＮ型埋込層、３はＰ型
埋込層、４はエピタキシャル層、５はＮ型分離領域、６
はＰ型コレクタ導出領域、７はＰ型ウェル領域、８はフ
ィールド酸化膜、９はＮ−ベース領域、１０はＮ°型型
数散層１１はＰ９型拡散層を示す。
Claims (1)
- 【特許請求の範囲】 １、ベース領域の周りに離間して囲み、前記ベース領域
の下方に配置されたＰ型埋込層まで達するように形成し
たＰ型コレクタ導出領域と、該Ｐ型コレクタ導出領域を
囲み、前記Ｐ型埋込層の下部に配置されているＮ型埋込
層まで達するように形成した分離用Ｎ型拡散領域とを備
えた縦型ＰＮＰトランジスタを含むことを特徴とする半
導体装置。 ２、前記縦型ＰＮＰトランジスタにおける前記Ｐ型コレ
クタ導出領域と分離用Ｎ型拡散領域は接触して配置され
ていることを特徴とする請求項１記載の半導体装置。 ３、前記縦型ＰＮＰトランジスタにおけるＰ型コレクタ
導出領域はベース領域から１〜３μｍ離して１〜５μｍ
の幅に形成されており、分離用Ｎ型拡散領域は１〜５μ
ｍの幅で形成されていることを特徴とする請求項１又は
２記載の半導体装置。 ４、前記縦型ＰＮＰトランジスタは、Ｐ型コレクタ導出
領域の不純物ドーズ量を３×１０＾１＾３ｃｍ＾−＾２
以上とし、寄生ＮＰＮトランジスタのｈ＿Ｆ＿Ｅを１０
以下としたことを特徴とする請求項１〜３のいずれかに
記載の半導体装置。 ５、前記請求項１〜４のいずれかに記載の縦型ＰＮＰト
ランジスタと、縦型ＮＰＮトランジスタと、横型ＰＮＰ
トランジスタと、横型ＣＭＯＳトランジスタとをモノリ
シックに形成したことを特徴とする半導体装置。 ６、前記縦型ＰＮＰトランジスタのＰ型コレクタ導出領
域と、基板引き上げ用領域とが同一拡散層で選択的に形
成されていることを特徴とする請求項５記載の半導体装
置。 ７、前記縦型ＰＮＰトランジスタの分離用Ｎ型拡散領域
と、縦型ＮＰＮトランジスタのコレクタ引き上げ用拡散
領域と、Ｐ型拡散抵抗のＮ型埋込層引き上げ用領域と、
横型ＰＮＰトランジスタのベース引き上げ用拡散領域と
、横型ＰＭＯＳトランジスタのＮウェル電位引き上げ用
拡散領域とが同一拡散層で選択的に形成されていること
を特徴とする請求項５又は６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096314A JPH02276272A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096314A JPH02276272A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276272A true JPH02276272A (ja) | 1990-11-13 |
Family
ID=14161568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096314A Pending JPH02276272A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276272A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19523333A1 (de) * | 1994-12-09 | 1996-06-13 | Mitsubishi Electric Corp | Bipolare Halbleitereinrichtung und Verfahren zur Herstellung einer solchen |
| JPH08227945A (ja) * | 1994-10-17 | 1996-09-03 | Siliconix Inc | ＢｉＣＤＭＯＳプロセスに基づく集積回路形成方法 |
| US5763935A (en) * | 1994-12-09 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Bipolar semiconductor device and fabricating method thereof |
| JP2010161384A (ja) * | 1992-09-21 | 2010-07-22 | Siliconix Inc | ＢｉＣＤＭＯＳ構造及びその製造方法 |
-
1989
- 1989-04-18 JP JP1096314A patent/JPH02276272A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161384A (ja) * | 1992-09-21 | 2010-07-22 | Siliconix Inc | ＢｉＣＤＭＯＳ構造及びその製造方法 |
| JPH08227945A (ja) * | 1994-10-17 | 1996-09-03 | Siliconix Inc | ＢｉＣＤＭＯＳプロセスに基づく集積回路形成方法 |
| DE19523333A1 (de) * | 1994-12-09 | 1996-06-13 | Mitsubishi Electric Corp | Bipolare Halbleitereinrichtung und Verfahren zur Herstellung einer solchen |
| US5763935A (en) * | 1994-12-09 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Bipolar semiconductor device and fabricating method thereof |
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