JPH02276275A

JPH02276275A - 半導体メモリ装置の製造方法

Info

Publication number: JPH02276275A
Application number: JP1096248A
Authority: JP
Inventors: Masashi Takahashi; 正志高橋
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1990-11-13
Anticipated expiration: 2012-12-08
Also published as: JP2686815B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は半導体メモリ装置の製造方法に係り、詳しく
は、ＭＩＳ型グイナミンクランダムアクセスメモリ（Ｄ
ＲＡＭ）のメモリセルの製造方法に関するものである。

（従来の技術）従来、ＭＩＳ型ＤＲＡＭには、１つのスイッチング用の
トランスファゲートトランジスタと１つのキャパシタか
ら構成される１トランジスタ・ｌキャパシタ型のメモリ
セルが広く用いられてきた。

この種のメモリセルでは、キャパシタに蓄えられた電荷
の有無によって情報を記憶し、スイッチング用のトラン
スファゲートトランジスタのオン・オフによって読み出
し・書き込み動作を行っている。このため、ある一定期
間毎に行われるリフレッシュサイクル間はキャパシタの
電荷が確実に保存されている必要がある。実際には、様
々なリーク電流やアルファ粒子によって発生する電荷の
流入等の存在により、安定なメモリ動作を保証するには
、キャパシタの容量値は一定値以上必要となる。

一方、ＤＲＡＭの高密度化はメモリセルの縮小化による
ところが大きく、何らかの３次元構造を用いなければキ
ャパシタ容量の確保が困難な状況にある。

そこで、例えば特開昭６０−２２５４６２号公報に開示
されるようなメモリセルがある。このメモリセルは、Ｂ
　Ｓ　ＣＣ（Ｂｕｒｒｉｅｄ　５ｔａｃｋｅｄ　Ｃａｐ
ａｃｉｔｏｒ　Ｃｅ１ｌ：埋込み型積層容量セル）と呼
ばれている。第２図はその要部断面を示したもので、概
要を説明する。

ｌはＰ型シリコン基板、２はフィールド酸化膜、３は基
板１に掘られた溝（トレンチ）であり、この溝３の内壁
に酸化膜４が形成され、この酸化膜４に覆われた前記溝
３内に、下層電極５．誘電体薄膜６および上層電極７か
らなるキャパシタが埋込み形成される。また、下層電極
５は、基板１の表面に延在してトランスファゲートトラ
ンジスタの片方のＮ゛拡散層１０ａに接続される。その
トランスファゲートトランジスタは、前記溝部と隣接す
る基板部分に形成されており、ゲート酸化膜８゜ゲート
電極９およびソース・ドレインの一対のＮ３拡散ＮＬＯ
ａ、１０ｂから構成され、一方のＮ°拡散層１０ａに上
述のようにキャパシタの下層ＴＬ掻５が接続され、他方
のＮ゛拡散層１０ｂには、層間絶縁膜１１に開けたコン
タクトホール１２を通してビット線１３が接続される。

１４は全表面を覆うパッシベーション膜である。

このようなりＳＣＣにおいては、キャパシタの下層電極
と基板面との接続をとり、延いてはその部分の基板部に
形成されるトランスファゲートトランジスタの一方の拡
散層と前記下層電極との接続をとるために、基板面の一
部を露出させる工程（コンタクト領域形成工程）が必要
となる。このコンタク）　’ｎｆｌ域形成工形成工程来
、第３図（ａ）〜（ｃ）に示すようにして行われている
。

第３図（ａ）は、シリコン基板２１にフィールド酸化膜
２２と溝２３を形成し、この溝２３の内壁とトランジス
タ形成領域基板表面に酸化膜２４．２５を形成した状態
である。

このような基板２１上にレジストを全面スピンコードし
、露光−現象を行うことにより、第３図（ｂ）に示すよ
うなレジストパターン２６を得る。すなわち、前記溝２
３のトランジスタ形成領域側聞口角部で窓２７を有する
レジストパターン２６を得る。

しかる後、そのレジストパターン２６をマスクとして酸
化膜をエンチングする。これにより、溝２３のトランジ
スタ形成領域側間口角部の酸化膜２４．２５が第３図（
ｃ）に示すように除去され、当該角部の基板表面および
溝内壁にコンタクト領域（基板露出領域）２日が形成さ
れる。

（発明が解決しようとする課題）しかるに、上記のような従来のコンタクト領域形成方法
では、ＤＲＡＭの高密度化が進み、１ｇ２３の開口寸法
が０．８　ｕｓ以下になると、レジストバターニング（
窓２７の形成）における寸法側ｉ１１や合わせ精度が難
しくなるので、基板表面上での長さｌの再現性のよいコ
ンタクト領域の形成が困難となった。また、この基板表
面上の長さ１部分は、ＤＲＡＭのより高密度化を阻害す
る。

この発明は上記の点に鑑みなされたもので、高密度化に
適した再現性の良いコンタクト領域を形成できる半導体
メモリ装置の製造方法を提供することを目的とする。

（課題を解決するための手段）この発明では、溝形成に用いたマスクの一部である窒化
膜を基板表面上に残したまま、コンタクト領域形成のた
めの酸化膜エンチングを行い、溝の開口角部内壁にのみ
、酸化膜が除去され基板部が露出したコンタクト領域を
形成する。具体的には、半導体基板の表面部に選択的に
フィールド酸化膜を形成した後、該基板上に酸化膜、窒
化膜。

酸化膜を順次形成し、この３層膜の一部を除去した後、
この３層膜をマスクとして基板の一部をエツチングする
ことにより、この基板に溝を形成し、その後、最上層の
酸化膜を除去し、露出した窒化膜をマスクとして前記溝
の内壁に酸化膜を形成し、その後、基板上の全面にレジ
ストを塗布し、露光・現象工程により窓を形成すること
により、基板のトランジスタ形成領域側の前記溝開口角
部を露出させ、しかる後、その窓を通して酸化膜の工・
ンチングを行う。

（作　用）上記エツチングを行うと、例えば第１図（ｄ）、　（ｅ
）に示すように、基板表面上においては窒化膜が残存し
ており、この窒化膜によりその下の酸化膜が保護される
ので、エツチングされる酸化膜は溝内壁の酸化膜のみと
なり、溝内壁にのみコンタクト領域が形成される。そし
て、この場合は、レジストに形成される窓の横方向位置
はコンタクト領域の精度には関係なくなり、窓は、その
開口幅Ｗを、溝の開口幅りの範囲内として、少なくとも
溝の開口角部上にかかって形成されればよい、一方、窓
の溝内での深さｈがコンタクト領域の精度に関係するこ
とになるが、この深さｈは、レジストの露光量によって
正確に制御できるから、コンタクト領域は再現性よく形
成されることになる。また、このように溝の内壁にのみ
コンタクト領域を形成すれば、溝部（キャパシタ）によ
り近づけてトランスファゲートトランジスタを形成でき
るようになる。

（実施例）以下この発明の一実施例を第１図を参照して説明する。

まず第１図（ａ）に示すように、Ｐ型シリコン単結晶基
板３１を用意し、その表面に選択酸化法によりフィール
ド酸化膜３２を膜厚４００ｎａ＋程度に選択的に形成す
る。

次に、フィールド酸化膜３２が形成されたフィールド領
域以外の基板３１表面に、熱酸化により第１図（ｂ）に
示すように膜厚５０ｎｍ程度の酸化膜３３を形成し、さ
らに全面にＣＶＤ　（化学的気相成長）法により膜厚５
０ｎ−程度の窒化＠３４と膜厚５００ｎｍ程度の酸化膜
３５を順次形成する。

次いで、酸化膜３５．窒化膜３４および酸化膜３３の３
層膜の一部を、フィールド酸化膜３２の端部を含んで第
１図（ｃ）に示すように除去し、しかる後、残存してい
るそれらの１１９３３〜３５をマスクとして、異方性の
極めて高いリアクティブ・イオン・エツチング装置を用
いて基板３１をエツチングすることにより、該基板３１
に同第１図（ｃ）に示すように深さ約４−の溝３６を形
成する。

しかる後、最上層の酸化膜３５を除去し、窒化膜３４を
露出させた上で、該窒化膜３４を耐酸化性マスクとして
熱酸化を行うことにより、前記溝３６の内壁に第１図（
ｄ）に示す膜厚１００ｎ＠程度の酸化膜３７を形成する
。続いて同図に示すレジスト３日を基板３１上の全面に
塗布し、露光・現象を行い窓３９を形成することにより
、基板３１のトランジスタ形成領域側の前記溝３６開ロ
角部を露出させる。

しかる後、レジスト３８をマスクとして、窓３９を通し
て酸化膜のエツチングを行う、すると、基板表面上の部
分においては、窒化膜３４が残存しており、この窒化膜
３４によりその下の酸化膜３３が保護されるので酸化１
１３３はエツチングされず、保護のない溝３６内壁の酸
化ＷＡ３７のみエツチングされることになり、その結果
、第１図（ｅ）に示すように、溝３６の内壁にのみ、基
板部が露出したコンタクト領域４０が形成される。ここ
で、レジスト３Ｂの窓３９の横方向位置はコンタクト領
域４０の精度には関係なく、窓３９は、第１図（ｄ）に
示すその開口幅Ｗを、溝３６の開口幅りの範囲内として
、少なくとも溝３６の開口角部上にかかって形成されれ
ばよい、一方、窓３９の溝３６内での深さｈがコンタク
ト領域４０の精度に関係することになるが、この深さｈ
は、レジスト３８の露光量によって正確に制御できる。

したがって、コンタクト領域４０は再現性よく形成でき
る。

次に、レジスト３８および窒化膜３４を沸騰リン酸で除
去し、第１図（ｆ）に示す構造とする。

次に、溝３６の内壁を含む全面に、キャパシタの下層電
極となる第１１１１１（６）に一部示されるポリシリコ
ン４１をＣＶＤ法により約１５０ｎ＋ｓはど堆積される
。さらに、そのポリシリコン４１の表面に図示しないが
ヒ素ガラスを堆積させる。そして、１０００℃の１〜１
０％Ｏｔを混入したＮ２中でアニールする。すると、ヒ
素ガラスから不純物しとてヒ素がポリシリコン４１にド
ーピングされると同時に、該ポリシリコン４１が基板部
に接するコンタク）　９Ｍ域４０においては、前記ポリ
シリコン４１から基板内にヒ素が拡散し、第１図（ｇ）
に示すようにＮ“拡散層４２が形成される。ここで、不
純物としてリンを用いると、シリコン中での拡散定数が
大きいため、拡散１１４２が深く、横方向にも広く形成
され、隣接セル間リークやソフトエラー耐性が低下する
などの障害が生じる。そこで、不純物としてはヒ素が好
ましい。

しかる後、ヒ素ガラスを除去した上で、ポリシリコン４
１をパターニングして第１図（８０に示すように溝３６
内に残すことにより、キャパシタの下層電極を形成する
。

しかる後、その下層電極の表面を含む全面に、キャパシ
タの誘電体薄膜となる窒化膜４３（第１図（ロ）に示さ
れる）をＣＶＤ法により１０ｎｍ程度堆積させ、さらに
その窒化膜４３の欠陥密度を小さくし耐圧を向上させる
ため、９００°Ｃ前後のウェット酸素雰囲気中で窒化膜
４３の表面に２ｉｎはどの図示しない酸化膜をつける。

さらにその上にキャパシタの上層電極となるポリシリコ
ン４４をＣＶＤ法により１５０ｎ−はど堆積させ、不純
物としてリンを高濃度にドープする。そして、このポリ
シリコン４４と前記窒化１１１４３（表面に酸化膜を有
する）をパターニングして、これらを第１図（ハ）に示
すように溝部および必要な領域に残すことにより、溝部
には、ポリシリコン４１（下層電極）窒化膜４３（誘電
体薄膜）、ポリシリコン４４（上層電極）からなるキャ
パシタを完成させる。

しかる後、酸化膜３３を除去して、溝３６と隣接する基
板領域（トランジスタ形成領域）を露出させた後、この
部分に第１図（ｉ）に示すようにトランスファゲートト
ランジスタ４５を形成する。その時、ここでは基板３１
表面にキャパシタの下層電極とのコンタクト領域が存在
しないため、それだけトランスファゲートトランジスタ
゛４５とキャパシタ間の距ｊｔ１ｍを小さくすることが
できる。トランスファゲートトランジスタ４５は、ゲー
ト酸化膜４６を熱酸化により形成した後、その上にゲー
ト電極形成用のポリシリコン４７をＣＶＤ法により堆積
させ、これに不純物をドーピングした後、該ポリシリコ
ン４７とゲート酸化ＷＩＩ４６をパターニングしゲート
領域にのみ残し、しかる後ゲート電橋ポリシリコン４７
をマスクとして基板３１にヒ素をイオン注入してソース
・ドレインの一対のＮ゛拡散層４８ａ、４８ｂを形成す
ることにより製造される。この時、ポリシリコン４７に
より、ゲート電極と一体にリード線も形成される。また
、キャパシタの下層電極ポリシリコン４１からの不純物
拡散で形成されていたＮ゛拡散層４２は、ソース・ドレ
インの一方のＮ゛拡散層４８ａの一部となる。そして、
このＮ°拡散層４８ａに、満３６開ロ角部のコンタクト
領域４０でキャパシタの下Ｎ電極ポリシリコン４１が接
続されることになる。

しかる後、基板３１上の全面に第１図０）に示すように
層間＊ｕ＊４９を形成し、これに、トランジスタ４５の
他方のＮ０拡散層４８ｂに貫通するコントタクトホール
５０を開孔する。そして、このコンタクトホール５０を
通して前記他方のＮ＋拡散ｊ！４８ｂに接続されるビッ
ト線５１をＪＶ−５ｉ合金などで形成した後、全表面に
プラズマＣＶＤ法で窒化膜をパッシベーション膜５２と
して形成することにより、全工程を終了する。

（発明の効果）以上詳細に説明したように、この発明の製造方法によれ
ば、溝形成に用いたマスクの一部である窒化膜を基板表
面上に残したまま、コンタク）　ＳＮＮ影形成ための酸
化膜エツチングを行い、溝の開口角部内壁にのみ、酸化
膜が除去され基板部が露出したコンタクト領域を形成す
るようにしたので、レジストパターニング時の合わせ精
度に影響されずに再現性よく前記コンタクト領域を形成
することができる。また、溝の開口角部内壁にのみコン
タクト領域を形成した場合は、基板表面上にコンタクト
領域を有する場合に比較して、溝部（キャパシタ）に近
づけてトランスファゲートトランジスタを形成すること
ができるから、ＤＲＡＭのより一層の高密度化を図るこ
とができる。

【図面の簡単な説明】

第１図はこの発明の半導体メモリ装置の製造方法の一実
施例を示す工程断面図、第２図は従来のＢＳＣＣの構造
断面図、第３図は従来のコンタクト領域の形成法を示す
工程断面図である。３１・・・Ｐ型シリコン単結晶基板、３２・・・フィー
ルド酸化膜、３３・・・酸化膜、３４・・・窒化膜、３
５・・・酸化膜、３６・・・溝、３７・・・酸化膜、３
８・・・レジスト、３９・・・窓、４０　・＝コンタク
ト領域、４１・・・ポリシリコン、４３・・・窒化膜、
４４・・・ポリシリコン、４５・・・トランスファゲー
トトランジスタ。本誕明−莢犯例へ殻遺汰第７図第２図

Claims

【特許請求の範囲】（ａ）半導体基板の表面部に選択的にフィールド酸化膜
を形成した後、該基板上に酸化膜、窒化膜、酸化膜を順
次形成する工程と、（ｂ）その３層膜の一部を除去した後、その３層膜をマ
スクとして基板の一部をエッチングすることにより、こ
の基板に溝を形成する工程と、（ｃ）その後、最上層の酸化膜を除去した後、露出した
窒化膜をマスクとして前記溝の内壁に酸化膜を形成する
工程と、（ｄ）その後、基板上の全面にレジストを塗布し、露光
・現象工程により窓を形成することにより、基板のトラ
ンジスタ形成領域側の前記溝開口角部を露出させる工程
と、（ｅ）その後、前記窓を通して酸化膜のエッチングを行
うことにより、前記溝開口角部の、溝内壁の酸化膜のみ
を除去し、基板部が露出したコンタクト領域を形成する
工程と、（ｆ）その後、溝内に下層電極、誘電体薄膜および上層
電極からなるキャパシタを形成し、さらに溝と隣接する
基板領域にトランスファゲートトランジスタを形成する
工程とを具備してなる半導体メモリ装置の製造方法。