JPH03165558A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH03165558A
JPH03165558A JP1306165A JP30616589A JPH03165558A JP H03165558 A JPH03165558 A JP H03165558A JP 1306165 A JP1306165 A JP 1306165A JP 30616589 A JP30616589 A JP 30616589A JP H03165558 A JPH03165558 A JP H03165558A
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plate electrode
insulating film
forming
capacitor
region
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JP1306165A
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Toru Ozaki
徹 尾崎
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Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳＦＥＴとＭＯＳキャパシタによりメモリセル
を構成するダイナミック型ＲＡＭ　（ＤＲＡＭ）のキャ
パシタ構造に関する。
〔従来の技術〕
近年、半導体記憶装置は高集積化、大容量化の一途を辿
っており、特に１個のＭＯＳＦＥＴと１個のＭＯＳキャ
パシタから構成されるＭＯＳダイナミックＲＡＭ　（Ｄ
ＲＡＭ）においては、そのメモリセルの微細化への研究
が進んでいる。
このようなメモリセルの微細化に伴い、情報（電荷）を
蓄積するキャパシタの面積は減少し、この結果、メモリ
内容が誤って読み出されたり、あるいはα線等によりメ
モリ内容が破壊されるソフトエラーなどが問題になって
いる。
このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、占有面積を増大スることなく
、実質的にキャパシタの占有面積を拡大し、キャパシタ
容量を増やし、蓄積電荷量を増大させるためにいろいろ
な方法が提案されている。
その１つに、第６図（ａ）に平面図、第６図（ｂ）およ
び第６図（Ｃ）に断面図を示すように、シリコン基板１
０１の表面に溝（トレンチ）１０２を形成し、このトレ
ンチ１０２の側壁に沿ってキャパシタを形成し素子寸法
を増大させることなく、キャパシタ面積を増大するよう
にしたトレンチキャパシタセル構造とよばれているもの
がある。
この構造では、ｐ型シリコン基板表面に形成された素子
分離用のフィールド酸化膜１０３によって分離された素
子領域内に、ｎ型層からなるソースまたはドレイン領域
１１０．１１４と、これらの間にゲート絶縁膜１０８を
介して形成されたゲート電極１０９とからなるＭＯＳＦ
ＥＴを形成すると共に、このｎ型層からなるソースまた
はドレイン領域１１４に接続されるようにトレンチの周
囲に熱酸化膜１００を介して形成されたストレージノー
ド電極１０４と、このストレージノード１０４の表面に
形成されたキャパシタ絶縁膜１０５と、このトレンチ内
に埋め込まれたプレート電極１０６とからなるＭＯＳキ
ャパシタを形成している。
このような構成では、溝の内壁をＭＯＳキャパシタとし
て利用するため、キャパシタ容量をブレーナ構造の数倍
に高めることができる。従って、かかる構成により、メ
モリセルの占有面積を縮小しても蓄積電荷量の減少を防
止することが可能となる。
しかしながらこのような従来のトレンチ型キャパシタ構
造においては、さらに素子の微細化が進み、メモリセル
占有面積が縮小化され、プレート変換差Ｇを０．５μｍ
程度つけることは困難となり、プレート電極のエツジの
角度を小さくすることが困難となる。
このため、プレート電極１０６の上層に層間絶縁膜１０
７を介して形成されるワード線１０９加工時の側壁残り
によりワード線間のショートが多発するという問題があ
った。
（発明が解決しようとする課題） このように従来のトレンチ型キャパシタ構造においては
、ワード線間のショートの発生のおそれがあることから
、プレート電極の加工時の変換差を小さくすると、ワー
ド線間のショートの発生のおそれがあり、これが信頼性
低下の原因となっていた。
本発明は、前記実情に鑑みてなされたもので、さらなる
素子面積の微細化に際して、プレート加工時の変換差が
小さく　（０，３μ■程度と）なっても、ワード線間の
ショートの発生がなく、信頼性の高いトレンチ型キャパ
シタ構造を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） そこで、本発明のＤＲＡＭでは、プレート電極下におい
て、フィールド絶縁膜がプレート電極以外の領域よりも
薄くなるように形成している。
また、本発明のＤＲＡＭの製造方法によれば、フィール
ド絶縁膜を形成しＳＤＧ領域を形成する素子分離工程に
おいて、プレート電極形成領域を避けてフィールド絶縁
膜が形成されるようにし、プレート電極形成領域もＳＤ
Ｇ領域となるようにしている。
さらにまた、本発明のＤＲＡＭの製造方法によれば、フ
ィールド絶縁膜を形成しＳＤＧ領域を形成する素子分離
工程において、フィールド絶縁膜形成後、プレート電極
形成領域のフィールド絶縁膜を除去する工程を付加し、
プレート電極下において、フィールド絶縁膜がプレート
電極以外の領域よりも薄くなるようにしている。
（作用） 上記構造によれば、フィールド絶縁膜に厚さの遷移領域
を設け、この厚さの遷移領域にプレート電極端がくるよ
うにしているため、プレート電極の加工において変換差
が小さくても、プレート電極加工面の角度を小さくする
ことが可能となる。
すなわち第５図（ａ）に示すように、従来の膜厚の均一
なフィールド絶縁膜１０３上でレジストパターンＲをマ
スクとしてプレート電極１０６を加工する場合、プレー
ト電極の膜厚をｔとし、パターン変換差がＧとなるよう
なエツチング条件でパターニングを行った場合、プレー
ト電極端の加工面の角度はθ１となるものとする。
これに対し、第５図（ｂ）に示すように、本発明のＤＲ
ＡＭの構造のように、プレート電極下において、フィー
ルド絶縁膜３Ｓがプレート電極６以外の領域よりも薄く
なるようにした場合、厚さの遷移領域にプレート電極端
がくるため、レジストパターンＲをマスクとしてプレー
ト電極６を加工する場合、プレート電極端が傾斜した構
造となり、第５図（ａ）に示した場合と同様にプレート
電極の膜厚をｔとし、パターン変換差がＧとなるような
エツチング条件でバターニングを行った場合、プレート
電極端の加工面の角度はθ１となるが、傾斜領域上であ
るため、実際に水平面とのなす角θ２はθ２−θ１−α
となる。
このようにプレート電極の加工において変換差を大きく
することなく、プレート電極加工面の角度を小さくする
ことが可能となる。
従って、ワード線の加工に際して、側壁残りによりワー
ド線間のショートが発生するのを防止することが可能と
なる。
また、プレート電極下において、フィールド絶縁膜がプ
レート電極以外の領域よりも薄くなるようにする第１の
方法によれば、フィールド絶縁膜の形成に際し、プレー
ト電極形成領域にはフィールド絶縁膜が形成されないよ
うにし、プレート電極形成領域もＳＤＧ領域となるよう
にしているため、フィールド絶縁膜の形成工程における
マスクを変更するのみで、同等工程を付加することなく
、プレート電極の加工において変換差を大きくすること
なく、プレート電極加工面の角度の小さいＤＲＡＭを形
成することが可能となり、ワード線の加工に際して、側
壁残りによりワード線間のショートが発生するのを防止
することが容具に可能となる。
さらにまた、本発明の第２の方法によれば、素子分離工
程において、フィールド絶縁膜形成後、プレート電極形
成領域のフィールド絶縁膜を除去する工程を付加し、プ
レート電極下において、フイールド絶縁膜がプレート電
極以外の領域よりも薄くなるようにしているため、前記
第１の方法と同様容易に信頼性の高いＤＲＡＭの形成が
可能となる。なお、この方法では第５図（ｅ）に示すよ
うに第５図（ｂ）に示した第１の方法の場合に比べてフ
ィールド絶縁膜の膜厚の遷移領域における傾斜角をより
大きくすることができ、より変換差を小さくしてもプレ
ート電極加工面の角度を小さく維持することが可能とな
る。
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
本発明の半導体記憶装置の第１の実施例として、第１図
（ａ）、第１図（ｂ）および第１図（ｃ）にトレンチ構
造のＤＲＡＭを示す平面図、そのＡ−Ｂ断面図およびＣ
−Ｄ断面図を示す。
このＤＲＡＭでは、ｐ型シリコン基板１の素子領域間を
分離するための素子分離絶縁膜３を島状に形成し、プレ
ート電極６下の領域には膜厚５００八〜１０００人程度
の薄い絶縁膜３Ｓが存在するようにし、プレート電極６
の端部の加工面の角度が小さくなるようにしたことを特
徴とするもので、他部については、通常のＤＲＡＭと同
様の構造を有している。
すなわち、第６図に示した従来例のＤＲＡＭと同様、ｐ
型シリコン基板１表面に形成された素子分離用のフィー
ルド酸化膜３によって分離された素子領域内に、ゲート
絶縁膜８を介して形成されたゲート電極９と、各ゲート
電極に自己整合するように形成されたｎ型層からなるソ
ースまたはドレイン領域ｉｏ、１４とによってＭＯＳＦ
ＥＴを形成すると共に、このｎ型層からなるソースまた
はドレイン領域１４に接続されるようにトレンチの周囲
に熱酸化膜２０を介して形成された多結晶シリコン膜か
らなるストレージノード電極５と、このストレージノー
ド電極５の表面に形成された窒化シリコン膜／酸化シリ
コン膜の２層膜からなるキャパシタ絶縁膜４と、このト
レンチ内に埋め込まれた多結晶シリコン膜からなるプレ
ート電極６とによってＭＯＳキャパシタを形成するもの
である。
そして、各ストレージノード電極５に接続するように拡
散層１４ｓが形成され、この拡散層８の他端はＭＯＳＦ
ＥＴのソース・ドレインの内の一方のｎ型層１４に接続
されている。また他方のｎ型層１０はビット線１２に接
続されている。
そしてこのゲート電極９はメモリセルマトリックスの一
方向に連続的に配列され、ワード線を構成している。
また、このようにして形成された素子領域の上層はＣＶ
Ｄ法によって形成された酸化シリコン膜１１で被覆され
、さらにこの上層にコンタクトホールを介してｎ型層に
接続されるビット線１２が配設されている。
次に、このＤＲＡＭの製造工程について説明する。ここ
では、第２図（ａ）乃至第２図（ｇ）にＡ−Ｂ断面、第
２図（Ａ）乃至第２図（Ｇ）にＣ−Ｄ断面を示すものと
する。
先ず、第２図（ａ）および第２図（Ａ）に示す゛ように
比抵抗５Ωｅｌ程度のｐ型シリコン基板１表面にＬＯＣ
ＯＳ法によりフィールド酸化して、プレート電極形成領
域９００および素子領域９０１を除く領域に、膜厚７０
０ｎ■の酸化シリコン膜からなる素子分離絶縁膜３を形
成した後、レジストＲ１をマスクとして選択的にボロン
イオンを打ち込み高濃度のチャネルストッパ層２１を形
成する。
この後、第２図（ｂ）および第２図（Ｂ）に示すように
、プレート電極形成領域９００および素子領域９０１に
、熱酸化法により膜厚１０００人の酸化シリコン膜３ｓ
を形成する。
続いて、第２図（Ｃ）および第２図（Ｃ）に示すように
、ストレージノード電極とソース・ドレイン１４との接
続を確実にするためのｎ型層１４ｄをトレンチ２の周辺
に形成した後、窒化シリコン膜３１と酸化シリコン膜３
２との２層膜からなるトレンチマスクを介して異方性エ
ツチングによりトレンチ２を形成し、さらに熱酸化法に
よりトレンチ内壁に酸化シリコン膜２０を形成する。
そして、第２図（ｄ）および第２図（Ｄ）に示すように
、トレンチ２の側壁の一部にストレージノード電極４と
の接続のためのコンタクトを形成する。
すなわち、トレンチ２の一部に開口するようにレジスト
パターンＲ２を形成し、これをマスクとして、フッ化ア
ンモニウム（ＮＨ４０Ｈ）を用いた等方性エツチングに
より、トレンチ２の側壁の一部の酸化シリコン膜２０を
除去する。
この後、第２図（ｅ）および第２図（Ｅ）に示すように
、レジストパターンＲ２を除去した後、トレンチマスク
としての２層膜３１．３２を除去し、ストレージノード
電極４、キャパシタ絶縁膜５およびプレート電極６を形
成する。
ここで２層膜３１．３２の除去は次のようにして行う。
まず、レジストパターンＲ２を除去した後、表面を薄く
酸化し、窒化シリコン膜を充填し、側壁残しを行い、こ
の窒化シリコン膜でフィールド酸化膜３の側壁を保護す
る。
この状態で、フッ化アンモニウム処理を行い、酸化シリ
コン膜３２を除去する。
そして、ＣＤ　Ｅ　（Ｃｈｅｍｉｃａｌ　Ｄｒａｙ　Ｅ
ｔｔｌｎｇ）を用いて、窒化シリコン膜を除去し、最後
に、軽いフッ化アンモニウム処理を行い、ストレージノ
ード電極のコンタクト部の薄い酸化シリコン膜を除去し
、基板を露呈せしめる。
このようにしてトレンチマスクを除去した後、ＣＶＤ法
により、膜厚５０ｎｍ程度の多結晶シリコンを堆積し、
ヒ素またはリンのイオン注入またはリン拡散等により、
ドーピングを行う。このときトレンチ側壁の基板と接す
る領域では拡散層１４ｓが形成され、先に形成されてい
る拡散層１４ｄと電気的な接続が達成される。
そして、窒化シリコン膜／酸化シリコン膜の２層膜から
なるキャパシタ絶縁膜５と、このトレンチ内に多結晶シ
リコン膜を埋め込み、レジストパターンＲ３をマスクと
してフィールド絶縁膜３の厚さの遷移領域にプレート電
極端Ｅがくるようにプレート電極６をパターニングする
。
このとき、フィールド絶縁膜に厚さの遷移領域を設け、
この厚さの遷移領域にプレート電極端がくるようにして
いるため、プレート電極の加工において変換差が小さく
ても、プレート電極加工面の角度を小さくすることが可
能となる。
続いて、第２図（ｒ）および第２図（Ｆ）に示すように
、プレート電極６のパターンをマスクとして反応性イオ
ンエツチングにより、キャパシタ絶縁膜の窒化シリコン
膜をエツチング除去し、低温酸化により、プレート電極
表面を酸化し、層間絶縁膜７としての酸化シリコン膜を
形成し、レジストパターンＲ４をマスクとし、フッ化ア
ンモニウムを用いて酸化シリコン膜をパターニングする
。
こうして、トレンチを利用したＭＯＳキャパシタが形成
される。
次に、通常の方法でＭＯＳ）ランジスタを形成する。
まず、第２図（ｇ＞および第２図（Ｇ）に示すように、
１５ｎｍ程度の熱酸化膜からなるゲート絶縁膜８を形成
し、さらに、ゲート電極９となる多結晶シリコン膜を堆
積したのち、ワード線方向に沿う溝の領域にフォトレジ
スト・パターンを形成する。
そして、このフォトレジスト−パターンをマスクとして
、反応性イオンエツチングにより、パターン形成してワ
ード線となるゲート電極９を形成する。
この後、基板表面を通常のフォトリソ法と反応性イオン
エツチング法を用いて露出させ、ヒ素のイオン注入を行
いＭＯＳ）ランジスタのソースまたはドレインとなるｎ
型層１０．１４を形成する。
そして、全面をＣＶＤ法により形成した酸化シリコン膜
からなる層間絶縁膜１１で被覆する。
そして最後に、この層間絶縁膜にコンタクト孔を開けて
、多結晶シリコンまたは、アルミニウム膜等の材料を堆
積し、フォトリソ法によるパターニングによりビット線
１２を配設してＤＲＡＭが完成する。
このように、本発明実施例のＤＲＡＭによれば、フィー
ルド絶縁膜に厚さの遷移領域を設け、この厚さの遷移領
域にプレート電極端がくるようにしているため、プレー
ト電極端が傾斜した構造となり、プレート電極の加工に
おいて変換差が小さくても、プレート電極加工面の角度
を小さくすることが可能となる。
このようにプレート電極の加工において変換差を大きく
することなく、プレート電極加工面の角度を小さくする
ことが可能となるため、ワード線の加工に際して、側壁
残りによりワード線間のショートが発生するのを防止す
ることができ、さらなる微細化をはかることが可能とな
り、信頼性の高いＤＲＡＭを得ることができる。
また、製造に際しても、極めて容易に高精度のパターン
形成が可能となる。
次に、本発明の第２の実施例について説明する。
この方法は、プレート電極形成領域９００にこのプレー
ト電極下の酸化シリコン膜３ｓを保護するための窒化シ
リコン膜４１および酸化シリコン膜４２を形成しておく
ようにしたことを特徴とするものである。
まず、前記第１の実施例と同様にして、ｐ型シリコン基
板１表面をフィールド酸化して、プレート電極形成領域
９００および素子領域９０１を除く領域に、膜厚７００
ｎ−の酸化シリコン膜からなる素子分離絶縁膜３を形成
した後、選択的にボロンイオンを打ち込み高濃度のチャ
ネルストッパ層２１を形成し、プレート電極形成領域９
００および素子領域９０１に、熱酸化法により膜厚１０
００人の酸化シリコン膜３ｓを形成した後、第３図（ａ
）および第３図（Ａ）に示すように、プレート電極形成
領域９００にこのプレート電極下の酸化シリコン膜３ｓ
を保護するための窒化シリコン膜４１および酸化シリコ
ン膜４２を形成する。
続いて、第３図（ｂ）および第３図（Ｂ）に示すように
、前記第１の実施例と同様にストレージノード電極とソ
ース・ドレイン１４との接続を確実にするためのｎ型層
１４ｄをトレンチ２の周辺に形成した後、トレンチマス
クとなる窒化シリコン膜３１と酸化シリコン膜３２との
２層膜を堆積する。
この後、第３図（Ｃ）および第３図（Ｃ）に示すように
、窒化シリコン膜３１および酸化シリコン膜３２をパタ
ーニングしトレンチマスクを形成し、このトレンチマス
クを介して異方性エツチングによりトレンチ２を形成し
、さらに熱酸化法によりトレンチ内壁に酸化シリコン膜
２０を形成する。
そして、第３図（ｄ）および第３図（Ｄ）に示すように
、前記第１の実施例と同様、トレンチ２の側壁の一部に
ストレージノード電極４との接続のためのコンタクトを
形成し、ストレージノード電極４を形成する。
さらに、第３図（ｅ）および第３図（Ｅ）に示すように
、キャパシタ絶縁膜５およびプレート電極６を形成し、
フィールド絶縁膜３の厚さの遷移領域にプレート電極端
Ｅがくるようにプレート電極６をパターニングする。
この場合も、前記第１の実施例の場合と同様、フィール
ド酸化膜の厚さの遷移領域にプレート電極端がくるよう
にしているため、プレート電極の加工において変換差が
小さくても、プレート電極加工面の角度を小さくするこ
とが可能となる。
そして、前記第１の実施例の工程と同様にして、通常の
方法でＭＯＳ）ランジスタを形成し、ＤＲＡＭが完成す
る。
この方法では、プレート電極下の薄い絶縁膜３Ｓは保護
膜４１．４２で覆われており、工程中での膜厚の減少が
ないため、最初の膜厚を前記第１の実施例の場合に比べ
て薄くすることができる。
次に、本発明の第３の実施例について説明する。
この方法は、従来の方法と同様にして、フィールド酸化
膜を形成した後、プレート電極形成領域９００のフィー
ルド酸化膜を途中まで除去し、薄い酸化シリコンＩＮ！
３ｇを形成するようにしたことを特徴とするものである
。
まず、第４図（ａ）および第４図（＾）に示すように、
ｐ型シリコン基板ｌの表面をフィールド酸化して、素子
領域９０１を除く領域に、膜厚７００ｎ１の酸化シリコ
ン膜からなる素子分離絶縁膜３を形成した後、プレート
電極形成領域にのみ開口するようなレジストパターンＰ
ｌを形成する。
そして、第４図（ｂ）および第４図（Ｂ）に示すように
、このレジストパターンＰｉをマスクとして、選択的に
途中まで素子分離絶縁膜３をエツチングし、薄い酸化シ
リコン膜３ｓとしたのち、同一のマスクを用いて、さら
に選択的にボロンイオンを打ち込み高濃度のチャネルス
トッパ層２１を形成する。
続いて、第４図（ｅ）および第４図（Ｃ）に示すように
、再度表面の酸化を行った後、トレンチマスクとなる窒
化シリコン膜３１と酸化シリコン膜３２との２層膜を堆
積する。
この後、第４図（ｄ）および第４図（Ｄ）に示すように
、窒化シリコン膜３１および酸化シリコン膜３２をパタ
ーニングしトレンチマスクを形成し、このトレンチマス
クを介して異方性エツチングによりトレンチ２を形成し
、さらに熱酸化法によりトレンチ内壁に酸化シリコン膜
２０を形成する。
そして、第４図（ｅ）および第４図（ＩＥ）に示すよう
に、前記第１および第２の実施例と同様、トレンチ２の
側壁の一部にストレージノード電極４との接続のための
コンタクトを形成し、ストレージノード電極４を形成し
、キャパシタ絶縁膜５およびプレート電極６を形成し、
フィールド絶縁膜３の厚さの遷移領域にプレート電極端
Ｅがくるようにプレート電極６をバターニングし、表面
酸化を行い層間絶縁膜７を形成する。
この場合も、前記第１および第２の実施例の場合と同様
、フィールド酸化膜の厚さの遷移領域にプレート電極端
がくるようにしているため、プレート電極の加工におい
て変換差が小さくても、プレート電極加工顔の角度を小
さくすることが可能となる。
そして、前記第１および第２の実施例の工程と同様にし
て、通常の方法でＭＯＳ）ランジスタを形成し、ＤＲＡ
Ｍが完成する。
〔発明の効果〕
以上説明してきたように、本発明によれば、フィールド
絶縁膜に厚さの遷移領域を設け、この厚さの遷移領域に
プレート電極端がくるようにしているため、プレート電
極の加工において変換差が小さくても、プレート電極加
工面の角度を小さくすることが可能となり、高密度化に
際してもワード線の加工工程の側壁残りによるワード線
間のショートの発生を防止し、信頼性の高いＤＲＡＭを
提供することが可能となる。
また、本発明の第１の方法では、フィールド絶縁膜の形
成に際し、プレート電極形成領域にはフィールド絶縁膜
が形成されないようにし、プレート電極形成領域もＳＤ
Ｇ領域となるようにしているため、フィールド絶縁膜の
形成工程におけるマスクを変更するのみで、０等工程を
付加することなく、容易に上記構造を得ることが可能と
なる。
さらにまた、本発明の第２の方法によれば、素子分離工
程において、フィールド絶縁膜形成後、プレート電極形
成領域のフィールド絶縁膜を除去する工程を付加し、プ
レート電極下において、フィールド絶縁膜がプレート電
極以外の領域よりも薄くなるようにしているため、この
場合も容易に上記構造を得ることが可能となる。
【図面の簡単な説明】
第１図（ａ）乃至第１図（ｃ）は本発明の第１の実施例
のトレンチ型メモリセル構造のＤＲＡＭを示す図、第２
図（ａ）乃至第２図（ｇ）および第２図（Ａ）乃至第２
図（Ｇ）は第１図のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図、第３図（ａ）乃至第３図（ｅ）および
第３図（Ａ）乃至第３図（Ｇ）は本発明の第２の実施４
例のＤＲＡＭの製造工程図、第４図（ａ）乃至第４図（
ｅ）および第４図（Ａ）乃至第４図（Ｇ）は本発明の第
３の実施例のＤＲＡＭの製造工程図、第５図（ａ）乃至
第５図（Ｃ）は本発明の詳細な説明するためのプレート
電極端部における従来例との比較図、第６図（ａ）乃至
第６図（Ｃ）は従来例のトレンチ型メモリセル構造のＤ
ＲＡＭを示す図である。 １・・・ｐ型のシリコン基板、２・・・トレンチ、３・
・・フィールド酸化膜、３ｓ・・・薄い絶縁膜、４・・
・ストレージノード電極、５・・・キャパシタ絶縁膜、
６・・・プレート電極、７・・・層間絶縁膜、８・・・
ゲート絶縁膜、９・・・ゲート電極（ワード線）、１０
．１４・・・ソース・ドレイン領域（ｎ型層）、１１・
・・絶縁膜、１２・・・ビット線、２０・・・絶縁膜、
１４ｄ、１４ｓ・・・ｎ型層、２１・・・ｐ型層（チャ
ネルストッパ）、３１・・・窒化シリコン膜、３２・・
・酸化シリコン膜、４１・・・窒化シリコン膜、４２・
・・酸化シリコン層、９００・・・プレート電極形成領
域、９０１・・・素子領域、１００・・・絶縁膜、１０
１・・・ｐ型のシリコン基板、１０２・・・トレンチ、
１０３・・・フィールド酸化膜、１０４・・・ストレー
ジノード電極、１０５・・・キャパシタ絶縁膜、１０６
・・・プレート電極、１０７・・・絶縁膜、１０８・・
・ゲート絶縁膜、１０９・・・ゲート電極、１１０，１
１４・・・ソース・ドレイン層。 第 図 （Ｃ） 第２図（ｆ） 第 ２図（９） 第２図ＣＦ） 〜ｕ３ 第５図 ンロ ６ ≦ （ｃ） 平成２年３月

Claims (3)

    【特許請求の範囲】
  1. （１）一導電型の基板表面に形成された素子分離領域で
    囲まれた領域内に形成されたＭＯＳＦＥＴと、 前記領域内に形成されたトレンチ（溝）と、前記ＭＯＳ
    ＦＥＴのソースまたはドレイン領域の一方に接続するよ
    うに前記トレンチの内壁に絶縁膜を介して形成されたス
    トレージノード電極と、さらに前記ストレージノード電
    極上に順次積層されたキャパシタ絶縁膜およびプレート
    電極とを具備してなるキャパシタとによって、 メモリセルを形成してなる半導体記憶装置 において、 前記プレート電極下において、フィールド 絶縁膜がプレート電極以外の領域よりも薄くなるように
    形成したことを特徴とする半導体記憶装置。
  2. （２）一導電型の半導体基板表面に、素子領域およびプ
    レート電極形成領域を避けるように島状にてフィールド
    絶縁膜を形成する素子分離工程と、前記プレート電極形
    成領域に選択的にチャ ネルストッパ層を形成するとともに薄い絶縁膜を形成す
    るチャネルストッパ層形成工程と、 前記素子領域内にトレンチを形成するトレ ンチ形成工程と、 前記トレンチ内に、絶縁膜、ストレージノ ード電極、キャパシタ絶縁膜およびプレート電極を順次
    形成しキャパシタを形成するキャパシタ形成工程と、 前記キャパシタのストレージノード電極に ソース・ドレイン領域の一方がつながるようなＭＯＳＦ
    ＥＴを形成するＭＯＳＦＥＴ形成工程とを具備したこと
    を特徴とする半導体記憶装置の製造方法。
  3. （３）一導電型の半導体基板表面に、フィールド絶縁膜
    を形成する素子分離工程と、 プレート電極下において、フィールド絶縁 膜がプレート電極以外の領域よりも薄くなるように、プ
    レート電極形成領域の前記フィールド絶縁膜を選択的に
    所定の深さまで除去するフィールド酸化膜除去工程と、 前記プレート電極形成領域に選択的にチャ ネルストッパ層を形成するチャネルストッパ層形成工程
    と、 前記素子領域内にトレンチを形成するトレ ンチ形成工程と、 前記トレンチ内に、絶縁膜、ストレージノ ード電極、キャパシタ絶縁膜およびプレート電極を順次
    形成しキャパシタを形成するキャパシタ形成工程と、 前記キャパシタのストレージノード電極に ソース・ドレイン領域の一方がつながるようなＭＯＳＦ
    ＥＴを形成するＭＯＳＦＥＴ形成工程とを具備したこと
    を特徴とする半導体記憶装置の製造方法。
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