JPH02276309A - 低しきい値装置を使用したｃｍｏｓ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 （１）発明の技術分野 本発明は相補形金属酸化物半導体（０ＭＯ８）装置に係
り、特にＣＭＯ８出力ドライバに関するものである。

（２）　　従来技術 相補形金属酸化物半導体（０ＭＯ８）の使用は、従来技
術において周知のことである。ＣＭＯ８技術を使用する
ことから得られる諸利点も、低い電力消費を含み、従来
技術において周知のことである。

−船釣に、１対のトランジスタが電源電圧とグラウンド
との間に直列に結合され、そして出力はこれら２個のト
ランジスタの接合部において取シ出されている。前記対
のトランジスタは、ｎ型装置およびｐ型装置から成って
いる。０ＭＯ８対のトランジスタの最も簡単な動作にお
いては、前記トランジスタの一方または他方が、これら
両トランジスタの接合部において得られる出力が前記一
方のトランジスタまたは前記他方のトランジスタを通し
て電源電圧またはそのグラウンドに結合されるように任
意の所与の時間に導通している。

ＣＭＯ８装置ｔは、トランジスタ・トランジスタ・ロジ
ック（ＴＴＬ）　　のような他のタイプの技術を使用し
ている諸装置よりも広いレンジの電源電圧で動作可能で
あるものの、ＶＣＣよシも高い電圧が出力端子に印加さ
れた場合に、ダイオード・ブレーク・ダウンまたはラッ
チアップを受けやすい。

特殊動作モード時に、高電圧が出力ノードに印加される
ことが必要である場合があるであろう。たとえば、これ
らの０ＭＯ８装置の製造時に、この装置を試験モードの
ような特殊な目的すなわちモードに投入するために高電
位が印加されることがある。または他の例においては、
たとえば電気的プログラム可能読出し専用記憶装置（ｐ
ｐｕｏＭ）のような記憶装置をプログラムする際に高電
圧に遭遇することがある。ある場合には、高電圧の印加
は出力ノードにおいて望ましいが、装置の故障の可能性
があるので、この高電圧は装置のこのような故障を防止
するために印加されないかまたはきびしく制限されてい
る。他の場合においては、この欠点を克服する九めにま
たはピンが使用不可能であるので特殊なノード電圧が入
力（トランジスタのゲート）に印加されている。

本発明の意図することは、０ＭＯ８装置の出力ノードに
上記のような高電圧の印加を可能ならしめるものである
。

〔発明の概要〕

本発明は、ｐチャネル・トランジスタと出力端子との間
に直列に結合されている低しきい値装置を有するＣＭＯ
８出力ド出力ドロ４フ低しきい値装置）を開示するもの
である。この低しきい値装置は、約ゼロ・ボルトのしき
い値電圧（Ｖｔ）を有している。正常なＣＭＯＳドライ
バの動作のもとではこの低しきい値装置は本質的にゼロ
・ボルトに降下し、出力端子に存在している電圧が、ｐ
チャネル・トランジスタが導通しているときに、低しき
い値装置を有していない従来技術の装置と本質的に等価
になる。

特殊モード動作時には、高電圧が出力端子に印加される
と、低しきい値装置は出力端子に印加されている電圧が
ｖｃｃ−ＶＴよりも小である限シ導通ずることになる。

しかし表から、前記端子電圧がＶＣＣ−ＶＴを越えて増
大するや否や、低しきい値装置は導通を停止しセしてｐ
チャネル・トランジスタのドレーンから高電圧を減結合
する。この減詰合は、高電圧がｐチャネル・トランジス
タのドレーンに印加されることを本質的に防止する。

ＶＤがｐチャネル会トランジスタのドレーンにおけるｐ
／ｎ　　ダイオード・ターンオン電圧であるとした場合
、前記高電圧がＶＣＣ＋ＶＤよりも大である値に敢えて
到達すると、ｐチャネル・トランジスタの基板に対する
ドレーンのｐ＋／ｎ−接合部が順方向バイアスされ、こ
のことはｐチャ、ネルφトランジスタのドレーンと基板
との間に流れる過大電流を招き、ＰＮＰ寄生バイポーラ
・トランジスタのターンオンを生じるとともにラッチア
ップ条件を生じる。

〔実施例〕

低しきい値装置を使用するＣＭＯＳ　　ドライバ回路が
説明されている。以下の説明において、本発明の完全な
理解を提供するために、特定のしきい値レベル等のよう
な種々の特定の詳細が記載されている。しかしながら、
この分野の技術者にとっては、本発明はこれらの特定の
詳細を省略しても実施可能であることは明らかである。

一方、周知の諸構成および諸プロセスは、本発明を不必
要に不明瞭にしないため詳細に説明されてい表い。

（１）従来技術 第１図を参照すると、従来技術の０ＭＯ８ドライバ回路
１０が示されている。この回路１０は、０ＭＯ８対を形
成するためｐ型トランジスタ１１とｎ型トランジスタ１
２とから成っている。トランＩ″ リスタ１１は、電源電圧ＶＣＣ　に結合されたそのソー
ス、およびトランジスタ１２のトレー７に結合されたそ
のトレー／を有している。トランジスタ１２のソースは
、この場合はグラウンドであるＶｌｉＳに結合されてい
る。トランジスタ１１および１２の各ゲートは、入力信
号を受信するように結合されている。出力端子は、２つ
のドレーンの接合部に結合されている。

動作時に、入力信号がロウ（ｌｏｗ）であると、トラン
ジスタ１１が導通する傍らトランジスタ１２が基本的に
カットオフになる。トランジスタ１１の導通は出力端子
１３をＶＣＣに結合し、端子１３にＶＣＣ電位を実質的
にかける。辷れと反対に、入力がハイ−レベル（ｈｉｇ
ｈ　１ｅｖｅｌ　）にあると、トランジスタ１１はカッ
トオフになシそしてトランジスタ１２は導通し、出力端
子をＶｌｌｇである電位に置く。回路１０は、入力信号
に対して基本的ＣＭＯＳインバータとして動作している
。

典型的にこの構成においては、トランジスタ１１および
１２は、各ゲートに対する入力信号によって駆動される
。入力電圧の振幅は、通常の場合ＶＣＣとＶｌｇ　との
間の広い電圧レンジにわたって変動し得る。端子１３の
電圧は、トランジスタ１１および１２の一方の導通から
引き出される。しかしながら、記憶装置の特殊試験モー
ドまたはプログラミング時のようなある場合には、電圧
が端子１３に印加される。との印加電圧の実際値は、装
置ダイオードのブレークダウンまたはダイオードの順方
向バイアス付与が発生しないように制限されなければな
らない。端子１３に印加される電圧がＷｅｅ　＋　ｖ、
、の値を越えるようなことがあれば、装置１１を破壊す
ることが可訃である。ｖＤはｐ”／ｎ−ダイオード・タ
ーンオン電圧であって、典型的に０．６〜０．７ボルト
のレンジにある。トランジスタ１１のドレーンに高電圧
を印加することは、トラン・リスタ１１のドレーンをそ
の基板に関して順方向バイアスするように作用する。ト
ランジスタ１１はＶＣＣに結合されたその基板を有する
ｐ型装置であるので、ドレーン電圧がＶＣ（：＋ＶＤよ
りも高い場合にはｎ−基板に対するｐ＋ドレーンは順方
向バイアスされる。この順方向バイアスは、トランジス
タ１１のドレーンとその基板との間に電流を発生させる
。この電流が過大であると、トランジスタ１１の後続故
障が発生し得る。またこの代シに、この電流は隣接回路
内にＳＣＲラッチアップを誘起するトリガとして作用し
得る。

したがって、出力端子１３における高電圧の印加は、基
板に関するトランジスタ１１のドレーンのこの順方向バ
イアス付与が生じないように制限されなければならない
。

（２）　　本発明 出力における高電圧の印加を可能ならしめるために、本
発明の回路が使用されている。第２図を参照すると、回
路２０ａＶＣＣとＶ３ｓとの間に直列に結合されている
３個のトランジスタ２１．２２および２３から成ってい
る。トランジスタ２１は、電源電圧ＶＣＣに結合されて
いるそのソースを有するｐチャネル装置である。トラン
ジスタ２１のドレーンはトランジスタ２２のドレーンに
結合され、そしてこの接合部はノードＡと表わされてい
る。トランジスタ２２０ソースはトランジスタ２３のド
レーンに結合され、そして出力端子２４もこの接合部に
結合されている。トランジスタ２３のソースは、この場
合にはグラウンドであるＶＳＳに結合されている。トラ
ンジスタ２１および２３の各ゲートは入力を暖シ込むた
めに共に結合され、またトランジスタ２２のゲートはＶ
ＣＣのような電圧に結合され、または切り換えられる諸
電圧に結合されている。トランジスタ２２および２３は
ｎチャネル装置であって、この場合トランジスタ２２は
低しきい値電圧（低ＶＴ）装量である。

トランジスタ２１および２３はＣＭＯ８対から成ってい
て、第１図の従来技術のＣＭＯＳインバータ１０の動作
に機能的に等しい。すなわち、正常動作のもとでは、入
力信号は、ノーイであるとき、トランジスタ２３を導通
せしめ、トランジスタ２１をオフに持ち込み、そしてこ
れによって低電位を端子２４に付与する。入力信号がロ
ウであると、トランジスタ２１は導通しそしてトランジ
スタｎはカットオフになる。ＶＣＣがトランジスタ２２
のドレーンに印加される。トランジスタ２２も導通し、
電位ＶＣＣに概ね近い電位を端子２４に印加する。実際
の電圧は、ｖＣＣから端子２４のトランジスタ２２（Ｖ
丁２２）のしきい値■Ｔ　を減算したものである。

トランジスタ２２はｎチャネルのゼロしきい値装置であ
って、この装置は概ねゼロ・ボルトのしきい値電圧を有
している。典型的なトランジスタは０，６〜１．０ボル
トのオーダのしきい値電圧を有し、この電圧を印加ゲー
ト対ソース電圧は導通するために克服しなけれはならな
い。低しきい値装置はθ±０．１ボルトのターンオン値
を概ね有するが、トランジスタの製造時のプロセス変動
に起因して負の電圧の可能性もある。

したがって、正常動作のもとてトランジスタ２１が導通
することになると、端子２４に存在する電圧が第１図の
従来技術のＣＭＯ８回路に概ね等しくなるように、トラ
ンジスタ２２もまた導通するがそのドレーンとソースと
の間にわたって本質的にゼロ・ボルトに降下する。低し
きい値装置は、正常動作のもとでは本質的にわずかな影
響しか有しない。また、トランジスタ２３が導通してい
る場合は、トランジスタ２１はカットオフになシそして
トランジスタ２２は本質的に回路外にある。

高電圧がパッド２４に印加されるべき特殊動作モード時
には１．トランジスタ２２は高電圧からトランジスタ２
１をアイソレートするように動作する。端子２４に対す
る印加電圧がＶＣＣ　−Ｖｔ２２よシも小であると、ト
ランジスタ２２が導通しそしてトランジスタ２２０ンー
ス対ドレーン／ゲートにわたる７丁２２の値を降下させ
る。トランジスタ２１のゲートに対する入力は、トラン
ジスタ２１を起動しかつ何ら障害を生じないようなもの
であることができる。しかしながら、端子２４に対する
電圧の印加がＶＣＣ　−Ｖｔ２２の値に到達すると、こ
の電圧印加はトランジスタ２２をカットオフ状態にする
。非導通状態にトランジスタ２２があると、このトラン
ジスタはトランジスタ２１を端子２４からアイソレート
するように動作する。

端子２４に対する印加電圧の電圧がさらに増大すると、
これはトランジスタ２２の非導通によってトランジスタ
２１のドレーンから減結合される。

トランジスタ２２のｎ＋／ｐ−接合部の高進ブレーク・
ダウンは低しきい値装置の基板を通しての電流を阻止し
、これによってトランジスタ２２を保護している。トラ
ンジスタ２３もｎ型装置であるので、ドレーンの高電圧
がそのブレーク・ダウンを生じることはない。したがっ
て、ｐチャネル・トランジスタ２１と端子２４との間に
低しきい値装置を設置することによって、少なくともＶ
ＣＣ−ｖＴＯ値を有する高電圧が出力端子２４に印加さ
れることがあれば、この出力端子２４からｐチャネル赤
トランジスタ２１の減結合を生じる。

低しきい値装置の製造は従来技術において周知のことで
あって米国特許第４，０５２，２２９号、米国特許第４
，０９６，５８４号、および米国特許第４，１０３，１
８９号に開示されている。これらの米国特許は本明細書
に関連文書として含まれている。

【図面の簡単な説明】

第１図は、従来技術の０ＭＯ８ドライバ回路の回路構成
図である。 第２図は、低しきい値トランジスタを使用している本発
明の０ＭＯ８ドライバ回路の回路構成図である。 １１−・φΦｐ型トランジスタ、１２・・−・ｎ型トラ
ンジスタ、１３・・・・出力端子、２１・ｐ型トランジ
スタ、 ２２，２３・ ｎ型トランジスタ、 ・出力端子。

Claims (2)

【特許請求の範囲】
1. （１）第１の電位に結合されたソースを有するｐチャネ
   ル・トランジスタ、 実質的にゼロしきい値レベルを有しかつ前記ｐチャネル
   ・トランジスタと出力端子との間に結合されている第１
   のｎチャネル・トランジスタ、前記出力端子と第２の電
   位との間に結合された第２のｎチャネル・トランジスタ
   、 を具備し、 前記出力端子の端子電位が所定の値に到達したときに前
   記出力端子から前記ｐチャネル・トランジスタを減結合
   するため前記第１のｎチャネル・トランジスタが非導通
   状態に持ち込まれる ことを特徴とする高電圧入力を許容する相補形金属酸化
   物半導体（ＣＭＯＳ）回路。
2. （２）電源電圧に結合されたソースおよび入力信号を受
   け入れるように結合されたゲートを有するｐチャネル・
   トランジスタ、 低しきい値レベルを有し、かつ前記ｐチャネル・トラン
   ジスタのドレーンに結合されたドレーン、電源電圧に結
   合されたゲートおよび出力端子に結合されたソースを有
   する第１のｎチャネル・トランジスタ、 前記出力端子と前記第１のｎチャネル・トランジスタの
   ソースとに結合されたドレーン、前記電源電圧のリター
   ンに結合されたソース、および入力を受け入れるように
   結合されたゲートを有する第２のｎチャネル・トランジ
   スタ を具備し、 前記端子電位の印加が前記ｐチャネル・トランジスタの
   ドレーンと基板との間の導通を禁止することになるよう
   に、前記出力端子がＶ＿Ｃ＿Ｃ−Ｖ＿Ｔの端子電位に到
   達したときに前記第１のｎチャネル・トランジスタが前
   記ｐチャネル・トランジスタを減結合する ことを特徴とする相補形金属酸化物半導体（ＣＭＯＳ）
   ドライバ回路。