JPH10154924A - Ｃｍｏｓヒステリシス回路 - Google Patents
Ｃｍｏｓヒステリシス回路Info
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- JPH10154924A JPH10154924A JP8313285A JP31328596A JPH10154924A JP H10154924 A JPH10154924 A JP H10154924A JP 8313285 A JP8313285 A JP 8313285A JP 31328596 A JP31328596 A JP 31328596A JP H10154924 A JPH10154924 A JP H10154924A
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- 238000013459 approach Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 244000145845 chattering Species 0.000 description 1
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Abstract
(57)【要約】
【課題】 貫通電流による消費電流を低減できる簡単な
構成のヒステリシス回路を提供する。 【解決手段】 ＣＭＯＳヒステリシス回路１０の構成
を、ＰＭＯＳトランジスタ１１、１２とＮＭＯＳトラン
ジスタ１３、１４とが電源電圧と基準電位との間に直列
に接続されるとともにそれぞれのゲートが入力端子ＩＮ
に共通に接続され、ＰＭＯＳトランジスタ１２とＮＭＯ
Ｓトランジスタ１３との接続点がインバータ回路１５を
介して出力端子ＯＵＴに接続され、ＰＭＯＳトランジス
タ１１及びＮＭＯＳトランジスタ１４にはＰＭＯＳトラ
ンジスタ１６及びＮＭＯＳトランジスタ１７がそれぞれ
並列に接続され、ＰＭＯＳトランジスタ１６及びＮＭＯ
Ｓトランジスタ１７のゲートは出力端子に接続する。
構成のヒステリシス回路を提供する。 【解決手段】 ＣＭＯＳヒステリシス回路１０の構成
を、ＰＭＯＳトランジスタ１１、１２とＮＭＯＳトラン
ジスタ１３、１４とが電源電圧と基準電位との間に直列
に接続されるとともにそれぞれのゲートが入力端子ＩＮ
に共通に接続され、ＰＭＯＳトランジスタ１２とＮＭＯ
Ｓトランジスタ１３との接続点がインバータ回路１５を
介して出力端子ＯＵＴに接続され、ＰＭＯＳトランジス
タ１１及びＮＭＯＳトランジスタ１４にはＰＭＯＳトラ
ンジスタ１６及びＮＭＯＳトランジスタ１７がそれぞれ
並列に接続され、ＰＭＯＳトランジスタ１６及びＮＭＯ
Ｓトランジスタ１７のゲートは出力端子に接続する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳヒステリシ
ス回路に関し、詳しくは半導体集積回路化されたＣＭＯ
Ｓヒステリシス回路の回路構成に関する。
ス回路に関し、詳しくは半導体集積回路化されたＣＭＯ
Ｓヒステリシス回路の回路構成に関する。
【０００２】
【従来の技術】電池等を電源として動作する携帯用の電
気機器等では、動作可能時間を延ばすため消費電力を容
易に低減できるＣＭＯＳ技術による半導体集積回路装置
（以下「ＣＭＯＳＩＣ」と略す）を用いることが多いと
ともに、チャタリング防止やノイズ混入防止のため、入
力回路等にヒステリシス特性を有するヒステリシス回路
（「シュミットトリガ回路」ともいう）を用いることが
多い。
気機器等では、動作可能時間を延ばすため消費電力を容
易に低減できるＣＭＯＳ技術による半導体集積回路装置
（以下「ＣＭＯＳＩＣ」と略す）を用いることが多いと
ともに、チャタリング防止やノイズ混入防止のため、入
力回路等にヒステリシス特性を有するヒステリシス回路
（「シュミットトリガ回路」ともいう）を用いることが
多い。
【０００３】このようなヒステリシス回路としては、ス
レッショルド電圧の異なる複数の入力回路を用いたゲー
ト回路によるヒステリシス回路や、特開昭５６−７２５
２２のような出力帰還型のヒステリシス回路等が一般的
である。
レッショルド電圧の異なる複数の入力回路を用いたゲー
ト回路によるヒステリシス回路や、特開昭５６−７２５
２２のような出力帰還型のヒステリシス回路等が一般的
である。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たゲート回路によるヒステリシス回路は回路規模及びチ
ップサイズが大きくなり易いとともに、入力信号が緩や
かに変化する等して入力電圧がスレッショルド電圧付近
のときに電源電圧と基準電位との間に貫通電流が流れる
ことによって消費電流が大きくなり易かった。また、出
力帰還型のヒステリシス回路は、回路規模は小さくでき
るものの、入力電圧がスレッショルド電圧付近のときの
貫通電流によって消費電流が大きくなり易かった。
たゲート回路によるヒステリシス回路は回路規模及びチ
ップサイズが大きくなり易いとともに、入力信号が緩や
かに変化する等して入力電圧がスレッショルド電圧付近
のときに電源電圧と基準電位との間に貫通電流が流れる
ことによって消費電流が大きくなり易かった。また、出
力帰還型のヒステリシス回路は、回路規模は小さくでき
るものの、入力電圧がスレッショルド電圧付近のときの
貫通電流によって消費電流が大きくなり易かった。
【０００５】そこで本発明はこれらの問題を解決し、貫
通電流による消費電流を低減できる簡単な構成のヒステ
リシス回路を提供することを目的とする。
通電流による消費電流を低減できる簡単な構成のヒステ
リシス回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述の問題を解決するた
めに、請求項１の記載に係わるＣＭＯＳヒステリシス回
路は、第１及び第２のＰＭＯＳトランジスタ（１１、１
２）と第１及び第２のＮＭＯＳトランジスタ（１３、１
４）とが電源電圧と基準電位との間に直列に接続される
とともにそれぞれのゲートが入力端子（ＩＮ）に共通に
接続され、第１のＰＭＯＳトランジスタ（１２）と第１
のＮＭＯＳトランジスタ（１３）との接続点がインバー
タ回路（１５）を介して出力端子（ＯＵＴ）に接続さ
れ、第２のＰＭＯＳトランジスタ（１１）及び第２のＮ
ＭＯＳトランジスタ（１４）には第３のＰＭＯＳトラン
ジスタ（１６）及び第３のＮＭＯＳトランジスタ（１
７）がそれぞれ並列に接続され、第３のＰＭＯＳトラン
ジスタ及び第３のＮＭＯＳトランジスタのゲートは出力
端子に接続されていることを特徴とする。
めに、請求項１の記載に係わるＣＭＯＳヒステリシス回
路は、第１及び第２のＰＭＯＳトランジスタ（１１、１
２）と第１及び第２のＮＭＯＳトランジスタ（１３、１
４）とが電源電圧と基準電位との間に直列に接続される
とともにそれぞれのゲートが入力端子（ＩＮ）に共通に
接続され、第１のＰＭＯＳトランジスタ（１２）と第１
のＮＭＯＳトランジスタ（１３）との接続点がインバー
タ回路（１５）を介して出力端子（ＯＵＴ）に接続さ
れ、第２のＰＭＯＳトランジスタ（１１）及び第２のＮ
ＭＯＳトランジスタ（１４）には第３のＰＭＯＳトラン
ジスタ（１６）及び第３のＮＭＯＳトランジスタ（１
７）がそれぞれ並列に接続され、第３のＰＭＯＳトラン
ジスタ及び第３のＮＭＯＳトランジスタのゲートは出力
端子に接続されていることを特徴とする。
【０００７】また、請求項２の記載に係わるＣＭＯＳヒ
ステリシス回路は、請求項１に記載のものにおいて、第
２のＭＯＳトランジスタ（１１、１４）の駆動能力が第
１のＭＯＳトランジスタ（１２、１３）または第３のＭ
ＯＳトランジスタ（１６、１７）の駆動能力に比べて低
く設定されていることを特徴とする。本発明のような回
路構成をとることにより、請求項１及び請求項２の記載
に係わるＣＭＯＳヒステリシス回路は、入力電圧がヒス
テリシス特性の各スレッショルド電圧付近のときでも駆
動能力の小さいＭＯＳトランジスタによって大きな貫通
電流が電源電圧と基準電位との間に流れることがなくな
る。
ステリシス回路は、請求項１に記載のものにおいて、第
２のＭＯＳトランジスタ（１１、１４）の駆動能力が第
１のＭＯＳトランジスタ（１２、１３）または第３のＭ
ＯＳトランジスタ（１６、１７）の駆動能力に比べて低
く設定されていることを特徴とする。本発明のような回
路構成をとることにより、請求項１及び請求項２の記載
に係わるＣＭＯＳヒステリシス回路は、入力電圧がヒス
テリシス特性の各スレッショルド電圧付近のときでも駆
動能力の小さいＭＯＳトランジスタによって大きな貫通
電流が電源電圧と基準電位との間に流れることがなくな
る。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態例を図
面を参照しながら詳細に説明する。尚、本明細書では全
図面を通して同一または同様の回路要素には同一の符号
を付して説明を簡略化している。図１は本発明によるＣ
ＭＯＳ構成のヒステリシス回路の回路構成を示し、図２
はその入出力特性を示す。図１において、ＩＮは半導体
集積回路装置の端子または他の回路の出力に接続される
入力端子、ＯＵＴは他の回路の入力に接続される出力端
子を示している。また、駆動能力の高いＭＯＳトランジ
スタとは、同じチャネル長のときにはよりチャネル幅の
広い形状のＭＯＳトランジスタ、または、同じチャネル
幅のときにはよりチャネル長の短い形状のＭＯＳトラン
ジスタで、導通時の抵抗値がより小さいトランジスタを
いう。
面を参照しながら詳細に説明する。尚、本明細書では全
図面を通して同一または同様の回路要素には同一の符号
を付して説明を簡略化している。図１は本発明によるＣ
ＭＯＳ構成のヒステリシス回路の回路構成を示し、図２
はその入出力特性を示す。図１において、ＩＮは半導体
集積回路装置の端子または他の回路の出力に接続される
入力端子、ＯＵＴは他の回路の入力に接続される出力端
子を示している。また、駆動能力の高いＭＯＳトランジ
スタとは、同じチャネル長のときにはよりチャネル幅の
広い形状のＭＯＳトランジスタ、または、同じチャネル
幅のときにはよりチャネル長の短い形状のＭＯＳトラン
ジスタで、導通時の抵抗値がより小さいトランジスタを
いう。
【０００９】図１のＣＭＯＳヒステリシス回路１０は、
Ｐチャネル型のＭＯＳトランジスタ（以下「ＰＭＯＳ」
と略す）１１、１２とＮチャネル型のＭＯＳトランジス
タ（以下「ＮＭＯＳ」と略す）１３、１４とが電源電圧
（ＶDD）と基準電位（ＧＮＤ）との間に直列に接続され
るとともにそれぞれのゲートが入力端子ＩＮに共通に接
続され、ＰＭＯＳ１２とＮＭＯＳ１３との接続点がイン
バータ回路１５を介して出力端子ＯＵＴに接続され、Ｐ
ＭＯＳ１１及びＮＭＯＳ１４にはＰＭＯＳ１６及びＮＭ
ＯＳ１７がそれぞれ並列に接続され、ＰＭＯＳ１６及び
ＮＭＯＳ１７のゲートは出力端子ＯＵＴに接続された構
成になっている。
Ｐチャネル型のＭＯＳトランジスタ（以下「ＰＭＯＳ」
と略す）１１、１２とＮチャネル型のＭＯＳトランジス
タ（以下「ＮＭＯＳ」と略す）１３、１４とが電源電圧
（ＶDD）と基準電位（ＧＮＤ）との間に直列に接続され
るとともにそれぞれのゲートが入力端子ＩＮに共通に接
続され、ＰＭＯＳ１２とＮＭＯＳ１３との接続点がイン
バータ回路１５を介して出力端子ＯＵＴに接続され、Ｐ
ＭＯＳ１１及びＮＭＯＳ１４にはＰＭＯＳ１６及びＮＭ
ＯＳ１７がそれぞれ並列に接続され、ＰＭＯＳ１６及び
ＮＭＯＳ１７のゲートは出力端子ＯＵＴに接続された構
成になっている。
【００１０】そして、各ＭＯＳトランジスタの駆動能力
は、ＰＭＯＳでは、ＰＭＯＳ１２の駆動能力が最も高
く、ＰＭＯＳ１１の駆動能力が最も低くなるように設定
されている。同様に、ＮＭＯＳでは、ＮＭＯＳ１３の駆
動能力が最も高く、以下ＮＭＯＳ１７、ＮＭＯＳ１４と
駆動能力が低下するように設定されている。このような
構成により、ＰＭＯＳ１６または及びＮＭＯＳ１７のチ
ャネル幅を変更する等してその駆動能力を変更すること
により、容易にヒステリシス幅を変更できるようになっ
ている。
は、ＰＭＯＳでは、ＰＭＯＳ１２の駆動能力が最も高
く、ＰＭＯＳ１１の駆動能力が最も低くなるように設定
されている。同様に、ＮＭＯＳでは、ＮＭＯＳ１３の駆
動能力が最も高く、以下ＮＭＯＳ１７、ＮＭＯＳ１４と
駆動能力が低下するように設定されている。このような
構成により、ＰＭＯＳ１６または及びＮＭＯＳ１７のチ
ャネル幅を変更する等してその駆動能力を変更すること
により、容易にヒステリシス幅を変更できるようになっ
ている。
【００１１】図１及び図２に基づいて回路動作について
説明する。尚、以下の説明では、入力端子ＩＮに入力さ
れる電圧を入力電圧、出力端子ＯＵＴから出力する電圧
を出力電圧、ヒステリシス特性の高レベル側及び低レベ
ル側のスレッショルド電圧をそれぞれＶTH（Ｖ）及びＶ
TL（Ｖ）、インバータ回路１５に入力される電圧を入力
レベル、インバータ回路１５の入力スレッショルド電圧
をＶT （Ｖ）、ＰＭＯＳの素子スレッショルド電圧をＶ
TP（Ｖ）、ＮＭＯＳの素子スレッショルド電圧をＶTN
（Ｖ）として説明している。また、図２中の矢印は出力
電圧の変化の方向を表している。
説明する。尚、以下の説明では、入力端子ＩＮに入力さ
れる電圧を入力電圧、出力端子ＯＵＴから出力する電圧
を出力電圧、ヒステリシス特性の高レベル側及び低レベ
ル側のスレッショルド電圧をそれぞれＶTH（Ｖ）及びＶ
TL（Ｖ）、インバータ回路１５に入力される電圧を入力
レベル、インバータ回路１５の入力スレッショルド電圧
をＶT （Ｖ）、ＰＭＯＳの素子スレッショルド電圧をＶ
TP（Ｖ）、ＮＭＯＳの素子スレッショルド電圧をＶTN
（Ｖ）として説明している。また、図２中の矢印は出力
電圧の変化の方向を表している。
【００１２】まず、入力電圧が基準電圧のときの回路状
態について説明する。入力電圧が基準電位のときには、
ＰＭＯＳ１１及びＰＭＯＳ１２が導通状態になっている
とともにＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態にな
っているので、インバータ回路１５の入力レベルは電源
電圧となっている。従って、インバータ回路１５及び出
力端子ＯＵＴの電圧は基準電位となり、ＰＭＯＳ１６が
導通状態になるとともにＮＭＯＳ１７が遮断状態にな
り、電源電圧から基準電位へ電流が流れないようになっ
ている。
態について説明する。入力電圧が基準電位のときには、
ＰＭＯＳ１１及びＰＭＯＳ１２が導通状態になっている
とともにＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態にな
っているので、インバータ回路１５の入力レベルは電源
電圧となっている。従って、インバータ回路１５及び出
力端子ＯＵＴの電圧は基準電位となり、ＰＭＯＳ１６が
導通状態になるとともにＮＭＯＳ１７が遮断状態にな
り、電源電圧から基準電位へ電流が流れないようになっ
ている。
【００１３】次に、入力電圧が基準電位から電源電圧に
上昇する場合について説明する。入力電圧がＶTHになる
まで（図２のａ部）は、ＰＭＯＳ１１及びＰＭＯＳ１２
の導通抵抗が入力電圧の上昇に伴い徐々に増大し、ＮＭ
ＯＳ１３及びＮＭＯＳ１４の導通抵抗が徐々に低下す
る。この間、ＰＭＯＳ１１、ＰＭＯＳ１２及びＰＭＯＳ
１６の合成抵抗とＮＭＯＳ１３及びＮＭＯＳ１４の合成
抵抗とにより分圧された電圧はインバータ回路１５の入
力レベルがＶT よりも高いので、出力電圧に変化がない
とともにＰＭＯＳ１６及びＮＭＯＳ１７の状態は変化し
ない。入力電圧がＶTH付近になると、各ＭＯＳトランジ
スタにより分圧されたインバータ回路１５の入力レベル
が略ＶT になる。
上昇する場合について説明する。入力電圧がＶTHになる
まで（図２のａ部）は、ＰＭＯＳ１１及びＰＭＯＳ１２
の導通抵抗が入力電圧の上昇に伴い徐々に増大し、ＮＭ
ＯＳ１３及びＮＭＯＳ１４の導通抵抗が徐々に低下す
る。この間、ＰＭＯＳ１１、ＰＭＯＳ１２及びＰＭＯＳ
１６の合成抵抗とＮＭＯＳ１３及びＮＭＯＳ１４の合成
抵抗とにより分圧された電圧はインバータ回路１５の入
力レベルがＶT よりも高いので、出力電圧に変化がない
とともにＰＭＯＳ１６及びＮＭＯＳ１７の状態は変化し
ない。入力電圧がＶTH付近になると、各ＭＯＳトランジ
スタにより分圧されたインバータ回路１５の入力レベル
が略ＶT になる。
【００１４】入力電圧が更に上昇しＶTHを越える（図２
のｂ→ｃ部）とインバータ回路１５の入力レベルがＶT
を越えてインバータ回路１５の出力電圧が反転して高レ
ベルになり、ＰＭＯＳ１６が遮断状態になるとともにＮ
ＭＯＳ１７が導通状態になるので、インバータ回路１５
の入力レベルは急激に低下し、インバータ回路１５の入
力レベルを再びＶT 付近にするには入力電圧をＶTLに下
げなければならなくなる。そして、入力電圧が電源電圧
に近づくにつれて、ＰＭＯＳ１１及びＰＭＯＳ１２の導
通抵抗が更に増大するとともにＮＭＯＳ１３及びＮＭＯ
Ｓ１４の導通抵抗が更に低下し、入力電圧が（電源電圧
−ＶTP）以上のときには、ＰＭＯＳ１１及びＰＭＯＳ１
２が遮断状態になり、インバータ回路１５の入力レベル
は略基準電位、インバータ回路１５及び出力端子ＯＵＴ
の出力電圧は略電源電圧となる。
のｂ→ｃ部）とインバータ回路１５の入力レベルがＶT
を越えてインバータ回路１５の出力電圧が反転して高レ
ベルになり、ＰＭＯＳ１６が遮断状態になるとともにＮ
ＭＯＳ１７が導通状態になるので、インバータ回路１５
の入力レベルは急激に低下し、インバータ回路１５の入
力レベルを再びＶT 付近にするには入力電圧をＶTLに下
げなければならなくなる。そして、入力電圧が電源電圧
に近づくにつれて、ＰＭＯＳ１１及びＰＭＯＳ１２の導
通抵抗が更に増大するとともにＮＭＯＳ１３及びＮＭＯ
Ｓ１４の導通抵抗が更に低下し、入力電圧が（電源電圧
−ＶTP）以上のときには、ＰＭＯＳ１１及びＰＭＯＳ１
２が遮断状態になり、インバータ回路１５の入力レベル
は略基準電位、インバータ回路１５及び出力端子ＯＵＴ
の出力電圧は略電源電圧となる。
【００１５】尚、入力電圧がＶTHのときには、ＰＭＯＳ
１１、ＰＭＯＳ１２及びＰＭＯＳ１６の合成抵抗値は、
ＰＭＯＳ１１及びＰＭＯＳ１２の抵抗値に比べてＰＭＯ
Ｓ１６の抵抗値が充分小さいので、ＰＭＯＳ１２のみの
抵抗値に略近似できるようになる。また、このときの各
ＭＯＳトランジスタによる合成抵抗は最小になるので電
源電圧と基準電位との間に流れる貫通電流が最大になる
が、他のＭＯＳトランジスタに比べてＮＭＯＳ１４の駆
動能力を低くして抵抗値が大きくなるようにしているの
で、従来に比べて少ない貫通電流しか流れないようにな
っている。
１１、ＰＭＯＳ１２及びＰＭＯＳ１６の合成抵抗値は、
ＰＭＯＳ１１及びＰＭＯＳ１２の抵抗値に比べてＰＭＯ
Ｓ１６の抵抗値が充分小さいので、ＰＭＯＳ１２のみの
抵抗値に略近似できるようになる。また、このときの各
ＭＯＳトランジスタによる合成抵抗は最小になるので電
源電圧と基準電位との間に流れる貫通電流が最大になる
が、他のＭＯＳトランジスタに比べてＮＭＯＳ１４の駆
動能力を低くして抵抗値が大きくなるようにしているの
で、従来に比べて少ない貫通電流しか流れないようにな
っている。
【００１６】次に、入力電圧が電源電圧から基準電位に
低下する場合について説明する。但し、入力電圧が電源
電圧からＶTLになるまで（図２のｃ部）及びＶTLから基
準電位になるまで（図２のａ部）の状態は、前述の状態
説明と同様なので省略する。入力電圧がＶTL付近になる
と、各ＭＯＳトランジスタにより分圧されたインバータ
回路１５の入力レベルが略ＶT になる。入力電圧が更に
低下しＶTLを下回る（図２のｄ→ａ部）と、インバータ
回路１５の入力レベルがＶT を下回ることによりインバ
ータ回路１５の出力電圧が反転して低レベルになり、Ｐ
ＭＯＳ１６が導通状態になるとともにＮＭＯＳ１７が遮
断状態になるので、インバータ回路１５の入力レベルは
急激に上昇し、インバータ回路１５の入力レベルを再び
ＶT 付近にするには入力電圧をＶTHに上げなければなら
なくなる。そして、入力電圧が基準電位に近づくにつれ
て、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が更に低
下するとともにＮＭＯＳ１３及びＮＭＯＳ１４の導通抵
抗が更に増大し、入力電圧が（基準電位＋ＶTN）以下の
ときには、ＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態に
なり、インバータ回路１５の入力レベルは略電源電圧、
インバータ回路１５及び出力端子ＯＵＴの出力電圧は略
基準電位となる。
低下する場合について説明する。但し、入力電圧が電源
電圧からＶTLになるまで（図２のｃ部）及びＶTLから基
準電位になるまで（図２のａ部）の状態は、前述の状態
説明と同様なので省略する。入力電圧がＶTL付近になる
と、各ＭＯＳトランジスタにより分圧されたインバータ
回路１５の入力レベルが略ＶT になる。入力電圧が更に
低下しＶTLを下回る（図２のｄ→ａ部）と、インバータ
回路１５の入力レベルがＶT を下回ることによりインバ
ータ回路１５の出力電圧が反転して低レベルになり、Ｐ
ＭＯＳ１６が導通状態になるとともにＮＭＯＳ１７が遮
断状態になるので、インバータ回路１５の入力レベルは
急激に上昇し、インバータ回路１５の入力レベルを再び
ＶT 付近にするには入力電圧をＶTHに上げなければなら
なくなる。そして、入力電圧が基準電位に近づくにつれ
て、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が更に低
下するとともにＮＭＯＳ１３及びＮＭＯＳ１４の導通抵
抗が更に増大し、入力電圧が（基準電位＋ＶTN）以下の
ときには、ＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態に
なり、インバータ回路１５の入力レベルは略電源電圧、
インバータ回路１５及び出力端子ＯＵＴの出力電圧は略
基準電位となる。
【００１７】尚、入力電圧がＶTL程度のときには、ＮＭ
ＯＳ１３、ＮＭＯＳ１４及びＮＭＯＳ１７の合成抵抗値
は、ＮＭＯＳ１３及びＮＭＯＳ１４の抵抗値に比べてＮ
ＭＯＳ１７の抵抗値が充分小さいので、ＮＭＯＳ１３の
みの抵抗値に略近似できるようになる。また、このと
き、各ＭＯＳトランジスタによる合成抵抗は最小になる
ので電源電圧と基準電位との間に流れる貫通電流が最大
になるが、他のＭＯＳトランジスタに比べてＰＭＯＳ１
１の駆動能力を低くして抵抗値が大きくなるようにして
いるので、従来に比べて少ない貫通電流しか流れないよ
うになっている。
ＯＳ１３、ＮＭＯＳ１４及びＮＭＯＳ１７の合成抵抗値
は、ＮＭＯＳ１３及びＮＭＯＳ１４の抵抗値に比べてＮ
ＭＯＳ１７の抵抗値が充分小さいので、ＮＭＯＳ１３の
みの抵抗値に略近似できるようになる。また、このと
き、各ＭＯＳトランジスタによる合成抵抗は最小になる
ので電源電圧と基準電位との間に流れる貫通電流が最大
になるが、他のＭＯＳトランジスタに比べてＰＭＯＳ１
１の駆動能力を低くして抵抗値が大きくなるようにして
いるので、従来に比べて少ない貫通電流しか流れないよ
うになっている。
【００１８】このような回路動作により、入力電圧が基
準電位から電源電圧に上昇する場合には図２のａ→ｂ→
ｃに沿って出力電圧が変化し、入力電圧が電源電圧から
基準電位に低下する場合には図２のｃ→ｄ→ａに沿って
出力電圧が変化するヒステリシス特性が得られるように
なっている。図３のヒステリシス回路２０は本発明の他
の実施の形態例を示し、図１の回路に比べて、ＮＭＯＳ
１７による出力帰還がなくなった構成になっている。こ
のような構成により、低レベル側のヒステリシス電圧Ｖ
TL′が、図１の回路のＶTLよりも高く、ヒステリシス幅
が図１の回路よりも小さいヒステリシス特性を有するヒ
ステリシス回路を構成できるようになる。尚、図１の回
路からＰＭＯＳ１６による出力帰還をなくした構成で
も、同様な効果を得られるのは勿論である。
準電位から電源電圧に上昇する場合には図２のａ→ｂ→
ｃに沿って出力電圧が変化し、入力電圧が電源電圧から
基準電位に低下する場合には図２のｃ→ｄ→ａに沿って
出力電圧が変化するヒステリシス特性が得られるように
なっている。図３のヒステリシス回路２０は本発明の他
の実施の形態例を示し、図１の回路に比べて、ＮＭＯＳ
１７による出力帰還がなくなった構成になっている。こ
のような構成により、低レベル側のヒステリシス電圧Ｖ
TL′が、図１の回路のＶTLよりも高く、ヒステリシス幅
が図１の回路よりも小さいヒステリシス特性を有するヒ
ステリシス回路を構成できるようになる。尚、図１の回
路からＰＭＯＳ１６による出力帰還をなくした構成で
も、同様な効果を得られるのは勿論である。
【００１９】
【発明の効果】以上説明したように本発明によれば、請
求項１及び請求項２の記載に係わるＣＭＯＳヒステリシ
ス回路は、入力電圧がヒステリシス特性の各スレッショ
ルド電圧付近のときでも駆動能力の小さいＭＯＳトラン
ジスタによって大きな貫通電流が電源電圧と基準電位と
の間に流れることがなくなるので、半導体集積回路の消
費電流を低減できるようになり、電池等を用いた機器の
動作時間を延ばせるようになるという効果がある。特
に、ヒステリシス回路を数多く使っていたり、ヒステリ
シス特性の各スレッショルド電圧付近の電圧が頻繁に入
力されたり、入力電圧の変化の多い信号が入力される半
導体集積回路に本発明の回路を用いると、一層の効果を
得られるようになる。
求項１及び請求項２の記載に係わるＣＭＯＳヒステリシ
ス回路は、入力電圧がヒステリシス特性の各スレッショ
ルド電圧付近のときでも駆動能力の小さいＭＯＳトラン
ジスタによって大きな貫通電流が電源電圧と基準電位と
の間に流れることがなくなるので、半導体集積回路の消
費電流を低減できるようになり、電池等を用いた機器の
動作時間を延ばせるようになるという効果がある。特
に、ヒステリシス回路を数多く使っていたり、ヒステリ
シス特性の各スレッショルド電圧付近の電圧が頻繁に入
力されたり、入力電圧の変化の多い信号が入力される半
導体集積回路に本発明の回路を用いると、一層の効果を
得られるようになる。
【図１】本発明の実施の形態例を示す回路図、
【図２】本発明の実施の形態例の入出力特性を示す説明
図、
図、
【図３】本発明の他の実施の形態例を示す回路図であ
る。
る。
１０、２０ ：ＣＭＯＳヒステリシス回路 １１、１２、１６：ＰＭＯＳ １３、１４、１７：ＮＭＯＳ １５ ：インバータ回路 ＩＮ ：入力端子 ＯＵＴ ：出力端子
Claims (2)
- 【請求項１】 第１及び第２のＰＭＯＳトランジスタと
第１及び第２のＮＭＯＳトランジスタとが電源電圧と基
準電位との間に直列に接続されるとともにそれぞれのゲ
ートが入力端子に共通に接続され、第１のＰＭＯＳトラ
ンジスタと第１のＮＭＯＳトランジスタとの接続点がイ
ンバータ回路を介して出力端子に接続され、第２のＰＭ
ＯＳトランジスタ及び第２のＮＭＯＳトランジスタには
第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトラン
ジスタがそれぞれ並列に接続され、第３のＰＭＯＳトラ
ンジスタ及び第３のＮＭＯＳトランジスタのゲートは出
力端子に接続されていることを特徴とするＣＭＯＳヒス
テリシス回路。 - 【請求項２】 前記ＣＭＯＳヒステリシス回路は、第２
のＭＯＳトランジスタの駆動能力が第１のＭＯＳトラン
ジスタまたは第３のＭＯＳトランジスタの駆動能力に比
べて低く設定されていることを特徴とする請求項１に記
載のＣＭＯＳヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31328596A JP3636848B2 (ja) | 1996-11-25 | 1996-11-25 | Ｃｍｏｓヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31328596A JP3636848B2 (ja) | 1996-11-25 | 1996-11-25 | Ｃｍｏｓヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154924A true JPH10154924A (ja) | 1998-06-09 |
| JP3636848B2 JP3636848B2 (ja) | 2005-04-06 |
Family
ID=18039381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31328596A Expired - Fee Related JP3636848B2 (ja) | 1996-11-25 | 1996-11-25 | Ｃｍｏｓヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3636848B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000013201A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
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| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| US7183826B2 (en) | 2004-03-11 | 2007-02-27 | Seiko Epson Corporation | High hysteresis width input circuit |
| JP2008512918A (ja) * | 2004-09-08 | 2008-04-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 入力ヒステリシスを有する高速スイッチング回路 |
| JP2010028244A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 |
| US7683687B2 (en) | 2007-02-28 | 2010-03-23 | Nec Electronics Corporation | Hysteresis characteristic input circuit including resistors capable of suppressing penetration current |
| JP2011066614A (ja) * | 2009-09-16 | 2011-03-31 | Yokogawa Electric Corp | 遅延発生装置および半導体試験装置 |
| JP2019047394A (ja) * | 2017-09-05 | 2019-03-22 | 株式会社東芝 | シュミットトリガ回路 |
| KR20220104021A (ko) * | 2019-12-09 | 2022-07-25 | 칩원 테크놀로지(베이징) 컴퍼니 리미티드 | 버퍼 장치, 칩 및 전자 기기 |
-
1996
- 1996-11-25 JP JP31328596A patent/JP3636848B2/ja not_active Expired - Fee Related
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| JP2023501636A (ja) * | 2019-12-09 | 2023-01-18 | 北京集創北方科技股▲ふん▼有限公司 | バッファ装置、チップ及び電子機器 |
| US11936375B2 (en) | 2019-12-09 | 2024-03-19 | Chipone Technology (Beijing) Co., Ltd. | Buffer apparatus, chip and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3636848B2 (ja) | 2005-04-06 |
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