JPH02276348A - 伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は伝送方式に関し、特に複数の半導体装置間のデ
ータ伝送方式に関する。

〔従来の技術〕

従来シリアルデータ伝送方式としては３線式。

２線式が一般に使われている。３線式では２つの装置間
のクロック端子同士、シリアル入力端子とシリアル出力
端子、シリアル出力端子とシリアル入力端子をそれぞれ
接続する。そして一方の装置側がマスクとしてクロック
を供給し他方がスレーブとして動作する。クロックのパ
ルス数に従ってデータが１ビツトずつシフトとしてシリ
アル転送が行なわれる。又相互にデータを転送する場合
にはお互いに自分のステータスを示す為のビジー信号を
出力する等の方法を用いて行なう必要があり４線又は５
線を使っている。

〔発明が解決しようとする課題〕

しかしながらシリアルデータ転送の為に半導体装置の端
子を専有されることは他の機能を減らすことになり望ま
しくない。又２つの半導体装置を１パツケージに入れる
ようなアプリケーションで互いのチップ潤のボンディン
グをし見かけ上１つのチップと同等になるように構成し
たい場合、なるべくチップ間のワイヤポンディング数が
少ない方が良く、多いと歩留り上の問題があり、コスト
上昇を招くという問題がある。

〔課題を解決するための手段〕

本発明による伝送方式は、送信用同期クロックに振幅変
調をかけ１本の線でデータの転送を行なうようにしたこ
とを特徴としている。

〔実施例〕

次に本発明の一実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図、第２図はその
動作を説明する為のタイムチャートである。図中１は８
ビツトのプリセッタブルシフトレジスタ、２はＮＡＮＤ
回路、３はＮＯＲ回路、４．５はインバータを表わす。

第１図、第２図は送信の場合での動作を説明する為のも
ので次のように動作する。いま８ビツトのプリセッタブ
ルシフトレジスタｌにはｒｌｏｌｏｏｌｌｏＪがプリセ
ットされており左方向にシフトされるとする。

同データは、図示のように、シリアルデータ線２４を介
してプリセットしてもよいが、データバス３０によって
８ビット−度にパラレルにプリセットすることもできる
。クロックパルス２１の立ち下がりでプリセッタブルシ
フトレジスタ１はデートを１ビツトシフトする。シフト
アウトされた最初の値が１°“であるのでクロ、ツタパ
ルス２１がｌ°゛となったとき２人力ＮＡＮＤ回路の出
力が“０″となりＰチャンネル型ＭＯ８）ランジスタｌ
Ｏを導通状態とさせ出力端子２３は“１″レベル（Ｖｃ
ｃレベル）が出力される。

次にシフトアウトされたデータ２２が０″のトキニはク
ロックパルス２１が“ｌ°゛となったとき２人力ＮＯＲ
回路３の出力が′１″となりトランスファーゲート１２
が導通状態となりＶ−Ｒ２／　（Ｒ１＋Ｒ２）＝Ｖ、の
電圧が出力端子２３に出力される。クロックパルス２１
が“０″のときにはｎチャンネル型ＭＯ３ＦＥＴ　１１
が導通状態となり出力端子２３は必ず“０″レベル（Ｇ
ＮＤレベル）となる。従って伝送線２３には第２図に示
す波形が伝送される。

第３図（Ａ）は受信側装置の入力部を示し、同図（Ｂ）
はそのタイムチャートである。図中６はデイレ−回路、
７はコンパレータ、３１はプリセッタブルシフトレジス
タであり、デイレ−回路６およびコンパレータ７の出力
はレジスタ３１のシフトクロック端子φおよびデータ入
力端子ＳＩにそれぞれ接続されている。受信回路では入
力された伝送線２３のレベルは、コンパレータ７によっ
て、上記Ｖ。０とｖｌとの間に設定された基準レベルと
比較されて弁別され、弁別されたレベルはデイレ−回路
６によって遅延されたクロックパルスの立上りに同期し
てシフトレジスタ３１に取り込まれる。

第４図は２つのＬＳＩを接続した時の概念図である。第
４図を使用してシリアルデータ転送の手順を説明する。

ここで１００はマイクロコンピュータとして示されマス
クとして動作し、２００は不揮発性メモリとして示され
スレーブとして動作するとする。不揮発性メモリ２００
に値を書き込む場合、まず、マイクロコンピュータ１０
０からメモリ２００にメモリアドレスと送信／受信のど
ちらを行ないたいかを示すフラグを送信する。

次に、不揮発性メモリ２００は送られてきた送信／受信
フラグが送信のときマイクロフンピユータ１００から続
けて送られてくるデータをメモリに書き込む動作をし送
信／受信フラグが受信のときには読み出したメモリの値
をマイクロコンピュタ１００から送られてくるパルスに
のせる。以上のように予め手順を決めておくことにより
１本の線で双方向のデータ転送を行なうことが可能であ
る。デイレ−回路６の前段又は後段に波形整形回路を挿
入してもよい。

第５図は伝送波形の変形例を示す。転送するデータは第
２図で示したデータと同一であるが出力レベルを反転さ
せている。

本発明では振巾変調の為に抵抗分割によりレベルを出し
ているがダイオードの順方向電圧を利用してもよく受信
側に於いてもコンパレータを使用しなくても論理スレッ
ショルドレベルを使用しても差し支えない。

第６図に本発明の他の実施例を示す。第１図と同一構成
部は同一番号で示しその説明を省略する。

本実施例では上述したデータ伝送のほかにスレーブ側に
対しリセットをかけるための構成を付加している。すな
わち、トランジスタ１０と並列にＰｃｈＭＯ８）ランジ
スタ１４が接続されており、同トランジスタ１４のゲー
トはリセット信号線２５に接続されている。この信号線
２５はクロック信号線２１に対しＮＡＮＤゲート８およ
びインバータ９を介して制御を行ない、さらにＮＡＮＤ
ゲート６を介してレジスタ１の出力に対しても制御を行
なう。トランジスタ１３はトランスフアゲ−）１２がオ
ンのときオンとなり、電力消費を低減させている。今、
リセット信号２５が“ｌ”のときは、トランジスタ１４
はオフし、ゲート６．８は開くので、第１図と同一の動
作となる。リセット信号を“０″とすると、トランスフ
ァゲート１２は閉じ、トランジスタ１０．１４が共にオ
ンとなる。すなわち、リセット信号２５が発生すると、
伝送線２３は“１°ルベルとなりその電流駆動能がデー
タを出力する場合に比して２倍となる（トランジスタ１
０．１４は同じとする）。この電流駆動能力の増大によ
ってスレーブ側にリセットをかけることができる。

第７図にスレーブ側の構成を示す。伝送データの受信の
ための前述したコンパレータ７、デイレ−回路６および
シフトレジスタ３１のほかに、ＰｃｈＭＯ８）ランジス
タ１５およびＮｃｈＭＯ３）ランジスタ１６でなるトラ
ンスファゲートと、ＣＭＯＳインバータ１７．１８でな
るラッチ回路１９とを有し、ラッチ回路１９の出力がリ
セット信号２０として用いられている。

前述したマスター側からのリセット出力のとき、マスタ
ー側のトランジスタ１０．１４がオンし、さらにスレー
ブ側のトランジスタ１５がオンしており、これらの等価
加算抵抗をインバータ１７のオン状態にあるＮｃｈ）ラ
ンジスタの等価抵抗の約１／３以下にすることによって
、ラッチ回路１９の状態を反転させることができ、リセ
ット信号２０を発生することができる。リセットの解除
は、マスター側のトランジスタ１１をオンにし、トラン
ジスタ１０．１４をオフとすることにより、トランジス
タ１１と１６の抵抗をインバータ１７のＰｃｈ）ランジ
スタのｖｈの約ｌ／３の値にしてラッチ回路１９の状態
をさらに反転させることによって行なわれる。

かくして、１本の伝送線によりデータの転送が行なえる
と共にマスク側からスレーブ側にリセットをかけること
ができる。

本発明のさらに他の実施例として、第８図、第９図にそ
れぞれ本発明の伝送方式を用いたマスク局とスレーブ局
の構成を示す。マスク局（第８図）は、データ処理装置
１００、シフトレジスタ１０１．１２８、クロックカウ
ンタ１１１％ＡＮＤゲー　）１０２．　　１０６　、　
ＮＡＮＤ　ケ’−）１０３゜１１５、ＯＲゲートｌ［）
４，１０７，１２４゜１２５、ＮＯＲゲート１１４、イ
ンバータ１０５゜１１３．１１８，１３０、Ｄ形フリッ
プフロップ１０８．１１０，１１２、’Ｒ３Ｒ３リフリ
ップフロップ１０９抗１１６，１１７、トランスファゲ
ート１１９．ＰチャンネルＭＯ３）ランジスタ１２０、
ＮチャンネルＭＯ８）ランジスタ１２１、閾値回路１２
２，１２３、遅延回路１２６および伝送端子１２９を有
し、図示のように接続されている。伝送端子１２９は伝
送線３００を介してスレーブ局（第９図）に接続されて
いる。スレーブ局は半導体メモリ２００を有し、さらに
、伝送端子２１８、閾値回路２０１，２０２、遅延回路
２０３．２０８、シフトレジスタ２０５，２１７、Ｄ形
フリップフロップ２０３，２０７．クロックカウンタ２
０６、ＡＮＤゲート２０４，２０９、ＮＡＮＤゲート２
１４、ＮＯＲゲート２１５、インバータ２１６、トラン
スファゲート２１０、およびワンショットパルス発生回
路２１１を有し、図示のように接続されている。

次に動作を説明する。まず、マスク局からスレーブ局の
メモリ２００へのデータ書込みについて第１０図を用い
て説明する。アクセスすべきアドレスを“１０１００１
１０”とし書き込むべきデータを“０１０１１０１１”
とする。データ書き込みの場合のリード／ライト情報を
“０”とする。データ処理装置１００はアクセスアドレ
ス、リード／ライト情報およびデータの形１７ビツトを
シフトレジスタ１０１にセットする。その後、データ処
理装置１００は、シリアルデータ伝送指全信号ＳＩＯを
クロックφの立下りに同期して１クロツクの間発生し、
同時に“０″のリード／ライト信号Ｒ／Ｗを発生する。

この信号Ｒ／Ｗはフリップフロップ１１０にラッチされ
る。また、ゲート１０２，１０３，１０４，１０６，１
１４゜１１５およびインバータ１０５，１１３の働きに
よって、ＳＩＯ信号期間のクロックφのロウレベルの期
間トランスファゲート１１９が開いて伝送線３００は抵
抗１１６，１１７で決まる電圧レベルとなる。この電圧
レベルをｖｌとする。一方、スレーブ局において、閾値
回路２０１の閾値はＶ。０とＶｌとの間に設定され、閾
値回路２０２の閾値は■１とＧＮＤとの間に設定されて
いるので、フリップフロップ２０３．ＡＮＤゲート２０
４によって伝送スタート信号ＳＴが発生される。同信号
ＳＴはレジスタ２０５．クロックカウンタ２０６をリセ
ットする。

第８図に戻って、セット状態にあったフリップフロップ
１０９は、ＳＩＯ信号によりフリップフロップ１０８を
介してリセット状態となり、この結果、クロック信号φ
がシフトレジスタ１０１とクロックカウンタ１１１に供
給される。シフトレジスタ１０１は前述の１７ビツトデ
ータをクロックφの立上りに同期して１ビツトずつ出力
し、出力された各ビットデータはＯＲゲー）１０４．Ａ
ＮＤゲート１０６を介して現われる。前の実施例ですで
に説明したように、インバータ１１３゜１１８、ゲー）
１１４，１１５、トランスファゲート１１９、抵抗１１
６，１１７およびトランジスタ１２０，１２１は、クロ
ックφがロウレベルのとき伝送線３５０をＧＮＤレベル
にし、クロックφがハイレベルでデータが１”のとき伝
送線３００をＶ。。レベルにし、クロックφがハイレベ
ルでデータが“０”のとき伝送線３００をｖルベルにす
る。かくして、第１０図の３００として示す信号波形が
得られる。クロックカウンタ１１１は、そのクロック端
子φに９個のクロックが供給されるとその出力ＣＩＯを
１クロツクの間だけハイレベルにする。インバータ１３
０．ＡＮＤゲート１３１の働きにより、フリップフロッ
プ１１２は、ＣＩＯ出力のハイレベル期間におけるクロ
ックφの立上りに同期してフリップフロップ１１０の出
力、すなわちリード／ライト指定情報を取り込む。本発
明ではＲ／Ｗ＝０、つまりデータライト動作であるため
、フリップフロップ１１２の出力Ｑは０″のままである
。

一方、スレーブ局（第９図）では、閾値回路２０２の出
力は遅延回路２０３を介してシフトレジスタ２０５のク
ロック端子φに供給され、閾値回路２０１の出力はシフ
トレジスタ２０５のデータシフト入力端子ＳＩに供給さ
れている。したがって、情報“’１０１００１１０”が
この順番に１ビツトずつシフトレジスタ２０５に取り込
まれる。クロックカウンタ２０６はそのクロック端子φ
に８個のクロックを受けるとその出力Ｃ１ｌを１クロツ
ク間ハイレベルとする。この出力Ｃ１ｌはメモリ２００
のアドレスラッチ端子ＡＳＴに供給されている。したが
って、シフトレジスタ２０５から得られる８ビツトの情
報“１０１００１１０”はアドレス情報としてメモリ２
００に供給されてラッチされる。スレーブ局から９ビツ
ト目の情報、すなわちリード／ライト指定情報がシフト
レジスタ２０５の先頭ピットレジスタ部分に取り込まれ
ると、カウンタ２０６はその出力Ｃ２１をハイレベルに
する。したがって、リード／ライト指定情報はフリップ
フロップ２０７に取り込まれる。その説明ではり一ド／
ライト指定情報はＩＩ　ＯＩＩであるので、フリップフ
ロップ２０７の出力Ｑは“′ｏ°１のままである。した
がって、ゲート２１４，２１５は閉じたままであり、ト
ランジスタ２１２，２１３の共通出力点はハイインピー
ダンス状態のま・まとなる。

第８図に戻って、マスク局はアクセスアドレスおよびリ
ード／ライト指定情報を伝送した後、引き続き書込むべ
き８ビツトデ一タ゛’０１０１１０１１°′ヲスレーフ
局に伝送し、同データはスレーブ局ノシフトレジスタ２
０５に取り込まれる。スレーブレジスタ２０５に取り込
まれていたリード／ライト指定情報はシフトレジスタ２
０５がらシフトアウトされる。クロックカウンタ２０６
は、そのりロック端子φに１７個のクロックを受けると
、すなわち、書き込むべきデータの全ビットがシフトレ
ジスタ２０５に揃うと、そのＣ３１出力をノ１イレベル
にする。フリップフロップ２０７のす出力は“ｌ　＋＋
であるので、ＡＮＤゲート２０９の出力が“１　＋＋と
なる。この出力“Ｉｌｌ“はトランスフアゲ−）２１０
を開かせてシフトレジスタ２０５からの８ビツトデータ
をメモリ２００のデータ入出力端子ＤＡＴＡに供給する
と共に、メモリ２００のライトイネーブル端子ＷＥに“
１″′のライトイネーブル信号を与える。したがって、
メモリ２００は、前述のアドレス情報でアクセスされて
いたアドレスにデータを書き込む。一方、マスク局では
、１７個のクロックによってクロックカウンタ１１１は
そのＣ２０出力をハイレベルにするため、フリップフロ
ップ１０９がセット状態となり、ＯＲゲー）１０７を閉
じて、シフトレジスタ１０１へのクロック供給を停止す
る。かくして、マスク局からスレーブ局へのデータ転送
を終了する。

次ニ、マスク局からスレーブ局ヘアドレスヲ送し、同ア
ドレスからのデータをマスク局が読み込む場合について
第１１図を用いて説明する。マスク局のデータ処理装置
１００はシフトレジスタ１０１に８ビツトのアドレス”
０１００１１０１”とリード／ライト指定情報゛１“を
書き込み、シリアル伝送指令信号ＳＩＯを発生する。同
時に°“１′のＲ／Ｗ信号を発生する。ＳＩＯ信号によ
って、シフトクロックカウント１１１．フリップフロッ
プ１１２がリセットされ、また前述したように、スレー
ブ局（第９図）側では、スタート信号ＳＴが発生してシ
フトレジスタ２０５．カウンタ２０６がリセットされる
。マスク局からの８ビツトアドレスがシフトレジスタ２
０５に取り込まれた時点でカウンタ２０６はＣ１ｌ出力
を“°１”にし、その結果、上記アドレスはメモリ２０
０にラッチされる。マスク局が９ビツトのリード／ライ
ト情報を伝送した時点で、フリップフロップ１１２はフ
リップフロップ１１０の出力で取り込み、そのＱ出力は
“ｌ”となる。この結果、ＯＲゲート１０４が閉じ、そ
れ以降のシフトレジスタ１０１からの出力を無効とする
。ＡＮＤゲート１０６の出力は“ｌｏ”に固定され、ト
ランスフアゲ−）１１９はオフ状態に保持される。した
がって、これ以降は、トランジスタ１２０゜１２１がク
ロックφに同期して交互にオン、オフを繰り返す。フリ
ップフロップ１１２の百出力は“０″となるので、ＯＲ
ゲート１２４，１２５が開く。

一方、スレーブ局（第９図）では、リード／ライト情報
のシフトレジスタ２°０５への取り込みによってカウン
タ２０６が出力Ｃ２１を“１′′にし、フリップフロッ
プ２０７の出力Ｑは“１“となる。

この出力“１′”はメモリ２００のリードイネーブル端
子ＲＥに供給され、メモリ２００はデータ出力状態とな
る。アクセスすべきアドレスはすでに与えられていたの
で、端子ＲＥへの１”の供給によって同アドレスからの
データはわずかな遅延の後にデータ端子ＤＡＴＡに現わ
れる。ワンショットパルス発生回路２１１はフリップフ
ロップ２０７のＱ出力の“１″への変化に同期し、所定
の遅延後にワンショットパルスを発生する。同パルスは
シフトレジスタ２１７のプリセット端子Ｐに供給される
ので、メモリ２００からの出力データはシフトレジスタ
２１７に書き込まれる。

また、フリップフロップ２０７のＱ出力゛１′′はゲー
）２１４，２１５を開く。

マスク局は、クロックφのロウレベルへの変化によるト
ランジスタ１２１のオンによって、伝送線３００をロウ
レベルに変化させる。この変化は、スレーブ局の閾値回
路２０２で検査され、シフトクロックとしてシフトレジ
スタ２１７に供給される。メモリ２００からレジスタ２
１７にセットされたデータを”　ｌ　Ｏ１０１１００°
“とすると、シフトレジスタ２１７の出力には“１″が
現われる。

これによってトランジスタ２１２がオンとなる。

トランジスタ２１２は伝送線３００をＶ。ｏし／＜　／
ｌ／に引き上げようとするが、その電流能力はマスク局
のトランジスタ１２１のそれよりも小さく設定されてい
るので、伝送線３００は実質的にＧＮＤレベルを保持す
る。

クロック信号φがロウからハイに変化すると、トランジ
スタ１２１はオフ、１２０がオンとなり、スレーブ局の
トランジスタ２１２はオンであるから、伝送線３００は
Ｖ。Ｃレベルとなる。したがって、マスク局の閾値回路
１２２，１２３の出力は共に“１゛となり、データ“°
ｌ゛′がシフトレジスタ１２８に取り込まれる。クロッ
ク信号φが再び“０′に変化することにより、トランジ
スタ１２１がオン、１２０がオフとなり、伝送線３００
はＧＮＤレベルとなる。したがってスレーブ局のシフト
レジスタ２１７は０″を出力し、トランジスタ２１２は
オフ、２１３がオンに変化する。クロック信号φがハイ
レベルへ変化すると、トランジスタ１２０はオン、１２
１はオフとなる。ここで、トランジスタ１２０と２１３
の電流能力比は抵抗１１６と１１７の抵抗比に等しくな
るように設定されている。したがって、シフトレジスタ
２１７からのデータ゛０”の出力により、クロック信号
φがハイレベルの期間は、伝送線３００のレベルは実質
的にＶ、レベルとなる。閾値回路１２２の閾値はＶ。０
とｖｌとの間に、１２５のそれはｖｌとＧＮＤとの間に
それぞれ設定されている。したがって、マスク局のシフ
トレジスタ１２８にデータ“Ｏ′°が取り込まれること
になる。以下、同様にして、スレーブ局から残りのデー
タ“１０１１００”が順々に出力され、マスク局のシフ
トレジスタ１２８に取り込まれる。

クロックカウンタ１１１は、シフトレジスタ１２８に８
ビツトデータが揃った時点で出力Ｃ２０を“１“にし、
データ処理装置１００にシフトレジスタ１２８からのデ
ータ弓き取り要求を発生すると共に、フリップフロップ
１０９をセット状態にする。一方、スレーブ局では、シ
フトレジスタ２１７から８ビツトデータをすべて出力し
た時点でカウンタ２０６は出力Ｃ３１を“Ｉ　Ｉ＋にす
る。フリップフロップ２０７ので出力は”０″であるた
め、ＡＮＤゲート２０９の出力は゛０パを保持し、メモ
リ２００をデータライト状態としない。“１′”の出力
Ｃ３１は遅延回路２０８によってクロック信号φのほぼ
半クロックに相当する時間遅延され、フリップフロップ
２０７をリセット状態とする。したがって、その出力Ｑ
は０′”となり、ゲー）２１４，２１５が閉じてトラン
ジスタ２１２，２１３の共通出力点はハイインピーダン
ス状態となり、伝送線３００はＶＣＣレベルに変化し保
持される。かくして、スレーブ局からのデータ読み出し
が終了する。

〔発明°の効果〕

以上のとおり、データ伝送同期クロックに伝送すべきデ
ータに応じて振幅変調をかけているので、１本の伝送線
によりデータの伝送を行なうことができる。

図はデータ伝送波形の変形を示すタイミングチャート、
第６図および第７図はそれぞれ本発明の他の実施例によ
るマスク側およびスレーブ側の構成を示すブロック図、
第８図および第９図は本発明のさらに他の実施例による
マスク側およびスレーブ側の構成を示すブロック図、第
１０図および第１１図は第８図、第９図の構成における
動作タイミングチャートである。

代理人　弁理士　　内　原　　　晋

【図面の簡単な説明】

第１図は本発明の一実施例によるマスク側の構成を示す
ブロック図、第２図はその動作タイミングチャート、第
３図（Ａ）は不実施例によるスレーブ側の構成を示すブ
ロック図、第３図（Ｂ）は本スレーブ側のタイミングチ
ャート、第４図は二つの装置間のデータ伝送概念を示す
ブロック図、第５第 図 第 叱

Claims (1)

【特許請求の範囲】
1. ２つの異なる装置間のデータ伝送において、送信用同期
   クロックに送信データに応じて振幅変調をかけ、１本の
   線でデータの転送を行なうようにしたことを特徴とする
   伝送方式。