JPH0227635Y2 - - Google Patents
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- JPH0227635Y2 JPH0227635Y2 JP1982063969U JP6396982U JPH0227635Y2 JP H0227635 Y2 JPH0227635 Y2 JP H0227635Y2 JP 1982063969 U JP1982063969 U JP 1982063969U JP 6396982 U JP6396982 U JP 6396982U JP H0227635 Y2 JPH0227635 Y2 JP H0227635Y2
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- differential amplifier
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- differential amplifiers
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
この考案はフエイズロツクドループ(以下
PLLと略記する)回路に関し、特に動作帯域特
性が切換え制御可能なPLL回路に関する。[Detailed explanation of the invention] This invention is a phase lock loop (hereinafter referred to as
This invention relates to PLL circuits (abbreviated as PLL), and in particular to PLL circuits whose operating band characteristics can be switched and controlled.
PLL回路が入力信号に対して速やかにロツク
するためには、その動作帯域が広い方がよく、他
方不要成分やノイズ等の外乱を排して目的とする
入力信号にのみ良好に追従して動作するために
は、動作帯域は狭い方がよい。かかる相反する条
件を満たすためには帯域幅の切換を行う操作が行
われる。帯域幅の切換の方法には、ループフイル
タの時定数を制御する方法と、ループゲインを制
御する方法がある。第1図には、ループフイルタ
の時定数を制御して動作帯域幅を切換える回路が
示されている。入力信号は位相比較器1において
VCO(電圧制御型発振器)2の出力信号と位相比
較される。その比較出力はループフイルタ3に印
加されてVCO2の制御電圧となる。 In order for a PLL circuit to quickly lock onto an input signal, it is better for its operating band to be wide, and on the other hand, it can operate by eliminating disturbances such as unnecessary components and noise and tracking only the desired input signal. In order to achieve this, it is better to have a narrow operating band. In order to satisfy such conflicting conditions, an operation of switching the bandwidth is performed. Bandwidth switching methods include a method of controlling the time constant of a loop filter and a method of controlling the loop gain. FIG. 1 shows a circuit that controls the time constant of a loop filter to switch the operating bandwidth. The input signal is input to phase comparator 1.
The phase is compared with the output signal of VCO (voltage controlled oscillator) 2. The comparison output is applied to the loop filter 3 and becomes the control voltage of the VCO 2.
このループフイルタ3は、反転オペアンプ(演
算増幅器)31と、その負帰還回路となる抵抗
R3,コンデンサC1とを有するいわゆるアクテイ
ブフイルタであり、その入力端には入力抵抗R1,
R2を介して比較器1の出力が供給される。ルー
プフイルタ3の時定数を決定する入力抵抗の1つ
であるR1を短絡するためにスイツチ4がその両
端に設けられ、外部制御信号又は手動により手動
によりオンオフされる。 This loop filter 3 includes an inverting operational amplifier (operational amplifier) 31 and a resistor serving as its negative feedback circuit.
It is a so-called active filter that has input resistors R 1 and capacitor C 1 at its input end.
The output of comparator 1 is supplied via R2 . A switch 4 is provided at both ends to short-circuit R1 , one of the input resistors that determines the time constant of the loop filter 3, and is manually turned on and off by an external control signal or manually.
この場合、位相比較器1のゲインをKd,VCO
2の変換ゲインをK0とし、反転アンプ31のゲ
インが十分大であるとすると、このPLLループ
の帯域を決定する角周波数woは、
wo=〔K0・Kd/{(R1+R2)・C1}〕1/2…(1)
と表わされる。従つて、スイツチ4をオン状態に
制御することにより、抵抗R1を実質的に零とし
て(1)式で示される角周波数woをより大とするこ
とができ動作帯域幅の制御が可能となるのであ
る。 In this case, the gain of phase comparator 1 is K d , VCO
Assuming that the conversion gain of 2 is K 0 and the gain of the inverting amplifier 31 is sufficiently large, the angular frequency w o that determines the band of this PLL loop is w o = [K 0 · K d / {(R 1 +R 2 )・C 1 }] 1/2 ...(1) Therefore, by controlling the switch 4 to be in the ON state, the angular frequency w o expressed by equation (1) can be made larger by setting the resistance R 1 to substantially zero, and the operating bandwidth can be controlled. It will become.
従来において、制御用のスイツチ4は市販のア
ナログスイツチや、リレーやメカニカルスイツチ
素子等を用いているが、PLL回路自体は集積回
路化されている関係上このスイツチ4は当該集積
回路チツプに対して独立したものとなる。よつ
て、抵抗R1の両端からスイツチ接続用リード端
子P1,P2を導出する必要があり、制御信号によ
りオンオフされる市販の電子スイツチを用いた場
合には、当該端子P1,P2の他に更に制御信号印
加端子P3が必要となる欠点がある。 Conventionally, the control switch 4 uses a commercially available analog switch, relay, mechanical switch element, etc., but since the PLL circuit itself is an integrated circuit, the switch 4 is designed to be connected to the integrated circuit chip. Becomes independent. Therefore, it is necessary to lead out the switch connection lead terminals P 1 and P 2 from both ends of the resistor R 1 , and when using a commercially available electronic switch that is turned on and off by a control signal, the terminals P 1 and P 2 Another disadvantage is that a control signal application terminal P3 is required.
本考案の目的は集積回路化を容易にして外部接
続ピンの削減を可能としたPLL回路を提供する
ことである。 The purpose of the present invention is to provide a PLL circuit that can be easily integrated into a circuit and can reduce the number of external connection pins.
本考案のPLL回路は、位相比較器のゲインKd
が(1)式で示すように回路の動作帯域幅を決定する
パラメータの1つであることに着目して、この
Kdを制御するようにしたものである。更に詳述
すれば、入出力が互いに並列接続された1対の差
動アンプと、これら1対の差動アンプの各々の電
流源として動作する別の差動アンプとからなる二
重平衡型差動アンプ構成の位相比較器を有する
PLL回路であつて、当該別の差動アンプとして、
出力が互いに並列とされ電流変換利得が互いに異
なる1対の第1及び第2の差動アンプを用いると
共に、これら第1及び第2の差動アンプの各々の
電流源として動作するカレントミラー回路からな
る第1及び第2の電流源と、制御信号に応じてこ
れら電流源をオンオフ制御する差動スイツチとを
備え、第1及び第2の差動アンプの一方には回路
入力信号を直接に、その他方には回路入力信号を
所定比の分圧回路によつて分圧して供給する構成
となつている。 The PLL circuit of the present invention has a phase comparator gain K d
Focusing on the fact that is one of the parameters that determines the operating bandwidth of the circuit, as shown in equation (1),
It is designed to control K d . More specifically, it is a double-balanced differential amplifier consisting of a pair of differential amplifiers whose inputs and outputs are connected in parallel to each other, and another differential amplifier that operates as a current source for each of the pair of differential amplifiers. Has a phase comparator with dynamic amplifier configuration
As a PLL circuit and another differential amplifier,
From a current mirror circuit that uses a pair of first and second differential amplifiers whose outputs are parallel to each other and have different current conversion gains, and operates as a current source for each of the first and second differential amplifiers. A circuit input signal is directly applied to one of the first and second differential amplifiers. On the other side, the circuit input signal is divided and supplied by a voltage dividing circuit with a predetermined ratio.
以下に本考案について図面を用いて説明する。 The present invention will be explained below using the drawings.
第2図は本考案の実施例の回路図であり、位相
比較器1の具体例が示されており、他のVCO2
やループフイルタ3については従来回路例と同等
とする。位相比較器1は、二重平衡型差動アンプ
構成の乗算回路からなつており、差動トランジス
タQ1,Q2を有する差動アンプ11と、差動トラ
ンジスタQ3,Q4を有する差動アンプ12を有し、
これら1対の差動アンプ11,12の入出力が互
いに並列接続されている。その入力にはVCO2
(第1図参照)よりの発振出力が印加されており、
その出力には位相比較信号が得られループフイル
タへ供給される。 FIG. 2 is a circuit diagram of an embodiment of the present invention, in which a specific example of the phase comparator 1 is shown, and other VCO 2
and the loop filter 3 are the same as the conventional circuit example. The phase comparator 1 consists of a multiplier circuit having a double-balanced differential amplifier configuration, including a differential amplifier 11 having differential transistors Q 1 and Q 2 and a differential amplifier 11 having differential transistors Q 3 and Q 4 . has an amplifier 12;
The input and output of these pair of differential amplifiers 11 and 12 are connected in parallel to each other. Its input is VCO2
The oscillation output from (see Figure 1) is applied,
A phase comparison signal is obtained at its output and is supplied to the loop filter.
これら1対の差動アンプ11及び12の電流源
は、トランジスタQ5,Q6及びQ7,Q8を有する第
1及び第2の差動アンプ構成とされ、これら第1
及び第2の差動アンプ13,14の各出力は互い
に並列とされている。従つて、差動アンプ11の
電流はトランジスタQ5又はQ7により吸引され、
差動アンプ12の電流はトランジスタQ6又はQ8
により吸引されることになる。 The current sources of these pair of differential amplifiers 11 and 12 are configured as first and second differential amplifiers having transistors Q 5 , Q 6 and Q 7 , Q 8 .
The outputs of the second differential amplifiers 13 and 14 are parallel to each other. Therefore, the current of the differential amplifier 11 is drawn by the transistor Q5 or Q7 ,
The current of the differential amplifier 12 is the transistor Q 6 or Q 8
It will be attracted by.
トランジスタQ5,Q6の電流源はトランジスタ
Q9〜Q11及び抵抗R1〜R3よりなるカレントミラー
構成であり、またトランジスタQ7,Q8の電流源
はトランジスタQ12〜Q14及び抵抗R4〜R6よりな
るカレントミラー構成とされている。トランジス
タQ9,Q10のコレクタ出力が共通接続されて差動
トランジスタQ5,Q6の共通エミツタから電流I0
を吸引する。トランジスタQ12,Q13の各コレク
タ出力はそれぞれ差動トランジスタQ7,Q5の各
エミツタに接続されており、夫々I0/2なる電流
を吸引する。両トランジスタQ7,Q8のエミツタ
間には抵抗R7が接続されている。 The current sources of transistors Q 5 and Q 6 are transistors
It has a current mirror configuration consisting of Q 9 to Q 11 and resistors R 1 to R 3 , and the current source for transistors Q 7 and Q 8 has a current mirror configuration consisting of transistors Q 12 to Q 14 and resistors R 4 to R 6 . has been done. The collector outputs of transistors Q 9 and Q 10 are commonly connected, and current I 0 flows from the common emitter of differential transistors Q 5 and Q 6 .
aspirate. The collector outputs of the transistors Q 12 and Q 13 are connected to the emitters of the differential transistors Q 7 and Q 5 , respectively, and each draws a current of I 0 /2. A resistor R7 is connected between the emitters of both transistors Q7 and Q8 .
第1の差動アンプ13の入力には回路入力信号
が直接印加されており、第2の差動アンプ14の
入力には当該回路入力信号が抵抗8,R9により分
圧されて印加されている。 A circuit input signal is directly applied to the input of the first differential amplifier 13, and the circuit input signal is divided by the resistors 8 and R9 and applied to the input of the second differential amplifier 14. There is.
第1及び第2の差動アンプ13,14の択一的
な活性化のために、これら差動アンプの電流源を
オンオフする構成とされている。そのために、ト
ランジスタQ15,Q16よりなる差動スイツチ回路
5が設けられており、トランジスタQ15のコレク
タ出力がトランジスタQ11のコレクタへ、トラン
ジスタQ16のコレクタ出力がトランジスタQ14の
コレクタへ夫々接続されている。差動スイツチ回
路5の電流源としてトランジスタQ17、抵抗R10
が設けられており、この電流源の出力を、差動ス
イツチ回路5の制御入力によつてトランジスタ
Q11又はQ14の一方へ供給するようにしている。 In order to selectively activate the first and second differential amplifiers 13 and 14, the current sources of these differential amplifiers are turned on and off. For this purpose, a differential switch circuit 5 consisting of transistors Q 15 and Q 16 is provided, in which the collector output of transistor Q 15 goes to the collector of transistor Q 11 , and the collector output of transistor Q 16 goes to the collector of transistor Q 14 . It is connected. Transistor Q 17 and resistor R 10 as current source of differential switch circuit 5
is provided, and the output of this current source is connected to the transistor by the control input of the differential switch circuit 5.
The supply is made to either Q 11 or Q 14 .
制御信号により差動スイツチ回路5のトランジ
スタQ15がオンの時、電流源トランジスタQ9,
Q10が動作し、トランジスタQ12,Q13は非動作状
態となる。よつて、第1の差動アンプ13が活性
化され、第2の差動アンプ14は非活性化され
る。いま、第1の差動アンプ13の相互コンダク
タンスをgn1とすると、1対の差動アンプ11,
12における各トランジスタのコレクタ電流の変
化は、
ΔI=gn1・vio …(2)
と表わされる。vioはトランジスタQ5,Q6のベー
ス入力信号を示す。 When the transistor Q 15 of the differential switch circuit 5 is turned on by the control signal, the current source transistors Q 9 ,
Q 10 is activated, and transistors Q 12 and Q 13 are inactivated. Therefore, the first differential amplifier 13 is activated and the second differential amplifier 14 is deactivated. Now, if the mutual conductance of the first differential amplifier 13 is g n1 , then the pair of differential amplifiers 11,
The change in the collector current of each transistor in No. 12 is expressed as ΔI= gn1 · vio (2). v io indicates the base input signal of transistors Q 5 and Q 6 .
一方、差動スイツチ回路5のトランジスタQ16
がオンとなると、電流源トランジスタQ12,Q13
が動作し、トランジスタQ9,Q10は非動作状態と
なる。従つて、第2の差動アンプ14のみが活性
化されることになる。第2の差動アンプ14の相
互コンダクタンスをgn2とすると、1対の差動ア
ンプ11,12における各トランジスタのコレク
タ電流変化は
ΔI′=gn2・vio・R9/(R8+R9) …(2)
となる。よつて、二重平衡型差動アンプによる位
相比較器1の利得は、制御信号によつて
ΔI′ΔI=(gn2/gn1)・R9/(R8+R9) …(2)
だけ変化することになる。すなわち、(1)式のKd
が制御信号により変化して回路の動作帯域幅が制
御されることになる。 On the other hand, the transistor Q 16 of the differential switch circuit 5
When turned on, current source transistors Q 12 , Q 13
operates, and transistors Q 9 and Q 10 become inactive. Therefore, only the second differential amplifier 14 is activated. If the mutual conductance of the second differential amplifier 14 is g n2 , then the change in the collector current of each transistor in the pair of differential amplifiers 11 and 12 is ΔI′=g n2・v io・R 9 /(R 8 +R 9 ) …(2) becomes. Therefore, the gain of phase comparator 1 using a double-balanced differential amplifier is determined by the control signal by ΔI′ΔI=(g n2 /g n1 )・R 9 /(R 8 +R 9 )...(2) It's going to change. That is, K d in equation (1)
is changed by the control signal to control the operating bandwidth of the circuit.
尚、第2の差動アンプ14において、エミツタ
抵抗R7を設け、電流源をトランジスタQ12,Q13
の2つによりI0/2づつに分割しているのは、入
力信号IN(vio)に対する回路のリニアリテイを改
善するためであり、またエミツタ抵抗R7により
第2の差動アンプのゲイン(電流変換利得)を制
御するからである。第1の差動アンプ13におい
ても同等構成としても良い。 In the second differential amplifier 14, an emitter resistor R7 is provided, and the current sources are transistors Q12 , Q13.
The purpose of dividing I 0 /2 by two is to improve the linearity of the circuit with respect to the input signal IN (v io ), and the emitter resistor R 7 divides the gain of the second differential amplifier ( This is because the current conversion gain is controlled. The first differential amplifier 13 may also have the same configuration.
叙上の如く、本考案によれば回路の集積化が容
易となるから小型で低価格のPLL回路が提供さ
れ得ることになる。 As described above, according to the present invention, since the circuit can be easily integrated, a small and low-cost PLL circuit can be provided.
第1図は従来のPLL回路のブロツク図、第2
図は本考案の実施例の回路図である。
主要部分の符号の説明、1…位相比較器、5…
差動スイツチ回路、12…1対の出力段差動アン
プ、13,14…第1及び第2の差動アンプ。
Figure 1 is a block diagram of a conventional PLL circuit, Figure 2 is a block diagram of a conventional PLL circuit.
The figure is a circuit diagram of an embodiment of the present invention. Explanation of symbols of main parts, 1... Phase comparator, 5...
Differential switch circuit, 12...one pair of output stage differential amplifiers, 13, 14... first and second differential amplifiers.
Claims (1)
プと、これら1対の差動アンプの各々の電流源と
して動作する別の差動アンプとからなる二重平衡
型差動アンプ構成の位相比較器を有するフエイズ
ロツクドループ回路であつて、 前記別の差動アンプとして、出力が互いに並列
接続され電流変換利得が互いに異なる1対の第1
及び第2の差動アンプを用いると共に、 前記第1及び第2の差動アンプの各々の電流源
として動作するカレントミラー回路からなる第1
及び第2の電流源と、 制御信号に応じて前記第1及び第2の電流源を
オンオフ制御する差動スイツチとを備え、 前記第1及び第2の差動アンプの一方には回路
入力信号を直接に、その他方には前記回路入力信
号を所定比の分圧回路によつて分圧して供給する
ようになされたことを特徴とするフエイズロツク
ドループ回路。[Claims for Utility Model Registration] A double-balanced system consisting of a pair of differential amplifiers whose inputs and outputs are connected in parallel to each other, and another differential amplifier that operates as a current source for each of the pair of differential amplifiers. The phase locked loop circuit has a phase comparator having a type differential amplifier configuration, wherein the other differential amplifier includes a pair of first differential amplifiers whose outputs are connected in parallel to each other and whose current conversion gains are different from each other.
and a second differential amplifier, and a current mirror circuit that operates as a current source for each of the first and second differential amplifiers.
and a second current source, and a differential switch that controls on/off the first and second current sources according to a control signal, and one of the first and second differential amplifiers receives a circuit input signal. 1. A phase-locked loop circuit characterized in that the circuit input signal is divided into voltages and supplied to the other circuit input signal by a voltage dividing circuit having a predetermined ratio.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396982U JPS58169738U (en) | 1982-04-30 | 1982-04-30 | phase lock droop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396982U JPS58169738U (en) | 1982-04-30 | 1982-04-30 | phase lock droop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169738U JPS58169738U (en) | 1983-11-12 |
| JPH0227635Y2 true JPH0227635Y2 (en) | 1990-07-25 |
Family
ID=30074044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6396982U Granted JPS58169738U (en) | 1982-04-30 | 1982-04-30 | phase lock droop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169738U (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS565373Y2 (en) * | 1974-12-24 | 1981-02-05 | ||
| JPS565372Y2 (en) * | 1974-12-24 | 1981-02-05 |
-
1982
- 1982-04-30 JP JP6396982U patent/JPS58169738U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169738U (en) | 1983-11-12 |
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