JPH0227635Y2 - - Google Patents
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- Publication number
- JPH0227635Y2 JPH0227635Y2 JP1982063969U JP6396982U JPH0227635Y2 JP H0227635 Y2 JPH0227635 Y2 JP H0227635Y2 JP 1982063969 U JP1982063969 U JP 1982063969U JP 6396982 U JP6396982 U JP 6396982U JP H0227635 Y2 JPH0227635 Y2 JP H0227635Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- differential
- differential amplifier
- current
- differential amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
この考案はフエイズロツクドループ（以下
PLLと略記する）回路に関し、特に動作帯域特
性が切換え制御可能なPLL回路に関する。
PLLと略記する）回路に関し、特に動作帯域特
性が切換え制御可能なPLL回路に関する。
PLL回路が入力信号に対して速やかにロツク
するためには、その動作帯域が広い方がよく、他
方不要成分やノイズ等の外乱を排して目的とする
入力信号にのみ良好に追従して動作するために
は、動作帯域は狭い方がよい。かかる相反する条
件を満たすためには帯域幅の切換を行う操作が行
われる。帯域幅の切換の方法には、ループフイル
タの時定数を制御する方法と、ループゲインを制
御する方法がある。第１図には、ループフイルタ
の時定数を制御して動作帯域幅を切換える回路が
示されている。入力信号は位相比較器１において
VCO（電圧制御型発振器）２の出力信号と位相比
較される。その比較出力はループフイルタ３に印
加されてVCO２の制御電圧となる。
するためには、その動作帯域が広い方がよく、他
方不要成分やノイズ等の外乱を排して目的とする
入力信号にのみ良好に追従して動作するために
は、動作帯域は狭い方がよい。かかる相反する条
件を満たすためには帯域幅の切換を行う操作が行
われる。帯域幅の切換の方法には、ループフイル
タの時定数を制御する方法と、ループゲインを制
御する方法がある。第１図には、ループフイルタ
の時定数を制御して動作帯域幅を切換える回路が
示されている。入力信号は位相比較器１において
VCO（電圧制御型発振器）２の出力信号と位相比
較される。その比較出力はループフイルタ３に印
加されてVCO２の制御電圧となる。
このループフイルタ３は、反転オペアンプ（演
算増幅器）３１と、その負帰還回路となる抵抗
R3，コンデンサC1とを有するいわゆるアクテイ
ブフイルタであり、その入力端には入力抵抗R1，
R2を介して比較器１の出力が供給される。ルー
プフイルタ３の時定数を決定する入力抵抗の１つ
であるR1を短絡するためにスイツチ４がその両
端に設けられ、外部制御信号又は手動により手動
によりオンオフされる。
算増幅器）３１と、その負帰還回路となる抵抗
R3，コンデンサC1とを有するいわゆるアクテイ
ブフイルタであり、その入力端には入力抵抗R1，
R2を介して比較器１の出力が供給される。ルー
プフイルタ３の時定数を決定する入力抵抗の１つ
であるR1を短絡するためにスイツチ４がその両
端に設けられ、外部制御信号又は手動により手動
によりオンオフされる。
この場合、位相比較器１のゲインをKd，VCO
２の変換ゲインをK0とし、反転アンプ３１のゲ
インが十分大であるとすると、このPLLループ
の帯域を決定する角周波数woは、 wo＝〔K0・Kd／｛（R1＋R2）・C1｝〕1/2…(1) と表わされる。従つて、スイツチ４をオン状態に
制御することにより、抵抗R1を実質的に零とし
て(1)式で示される角周波数woをより大とするこ
とができ動作帯域幅の制御が可能となるのであ
る。
２の変換ゲインをK0とし、反転アンプ３１のゲ
インが十分大であるとすると、このPLLループ
の帯域を決定する角周波数woは、 wo＝〔K0・Kd／｛（R1＋R2）・C1｝〕1/2…(1) と表わされる。従つて、スイツチ４をオン状態に
制御することにより、抵抗R1を実質的に零とし
て(1)式で示される角周波数woをより大とするこ
とができ動作帯域幅の制御が可能となるのであ
る。
従来において、制御用のスイツチ４は市販のア
ナログスイツチや、リレーやメカニカルスイツチ
素子等を用いているが、PLL回路自体は集積回
路化されている関係上このスイツチ４は当該集積
回路チツプに対して独立したものとなる。よつ
て、抵抗R1の両端からスイツチ接続用リード端
子P1，P2を導出する必要があり、制御信号によ
りオンオフされる市販の電子スイツチを用いた場
合には、当該端子P1，P2の他に更に制御信号印
加端子P3が必要となる欠点がある。
ナログスイツチや、リレーやメカニカルスイツチ
素子等を用いているが、PLL回路自体は集積回
路化されている関係上このスイツチ４は当該集積
回路チツプに対して独立したものとなる。よつ
て、抵抗R1の両端からスイツチ接続用リード端
子P1，P2を導出する必要があり、制御信号によ
りオンオフされる市販の電子スイツチを用いた場
合には、当該端子P1，P2の他に更に制御信号印
加端子P3が必要となる欠点がある。
本考案の目的は集積回路化を容易にして外部接
続ピンの削減を可能としたPLL回路を提供する
ことである。
続ピンの削減を可能としたPLL回路を提供する
ことである。
本考案のPLL回路は、位相比較器のゲインKd
が(1)式で示すように回路の動作帯域幅を決定する
パラメータの１つであることに着目して、この
Kdを制御するようにしたものである。更に詳述
すれば、入出力が互いに並列接続された１対の差
動アンプと、これら１対の差動アンプの各々の電
流源として動作する別の差動アンプとからなる二
重平衡型差動アンプ構成の位相比較器を有する
PLL回路であつて、当該別の差動アンプとして、
出力が互いに並列とされ電流変換利得が互いに異
なる１対の第１及び第２の差動アンプを用いると
共に、これら第１及び第２の差動アンプの各々の
電流源として動作するカレントミラー回路からな
る第１及び第２の電流源と、制御信号に応じてこ
れら電流源をオンオフ制御する差動スイツチとを
備え、第１及び第２の差動アンプの一方には回路
入力信号を直接に、その他方には回路入力信号を
所定比の分圧回路によつて分圧して供給する構成
となつている。
が(1)式で示すように回路の動作帯域幅を決定する
パラメータの１つであることに着目して、この
Kdを制御するようにしたものである。更に詳述
すれば、入出力が互いに並列接続された１対の差
動アンプと、これら１対の差動アンプの各々の電
流源として動作する別の差動アンプとからなる二
重平衡型差動アンプ構成の位相比較器を有する
PLL回路であつて、当該別の差動アンプとして、
出力が互いに並列とされ電流変換利得が互いに異
なる１対の第１及び第２の差動アンプを用いると
共に、これら第１及び第２の差動アンプの各々の
電流源として動作するカレントミラー回路からな
る第１及び第２の電流源と、制御信号に応じてこ
れら電流源をオンオフ制御する差動スイツチとを
備え、第１及び第２の差動アンプの一方には回路
入力信号を直接に、その他方には回路入力信号を
所定比の分圧回路によつて分圧して供給する構成
となつている。
以下に本考案について図面を用いて説明する。
第２図は本考案の実施例の回路図であり、位相
比較器１の具体例が示されており、他のVCO２
やループフイルタ３については従来回路例と同等
とする。位相比較器１は、二重平衡型差動アンプ
構成の乗算回路からなつており、差動トランジス
タQ1，Q2を有する差動アンプ１１と、差動トラ
ンジスタQ3，Q4を有する差動アンプ１２を有し、
これら１対の差動アンプ１１，１２の入出力が互
いに並列接続されている。その入力にはVCO２
（第１図参照）よりの発振出力が印加されており、
その出力には位相比較信号が得られループフイル
タへ供給される。
比較器１の具体例が示されており、他のVCO２
やループフイルタ３については従来回路例と同等
とする。位相比較器１は、二重平衡型差動アンプ
構成の乗算回路からなつており、差動トランジス
タQ1，Q2を有する差動アンプ１１と、差動トラ
ンジスタQ3，Q4を有する差動アンプ１２を有し、
これら１対の差動アンプ１１，１２の入出力が互
いに並列接続されている。その入力にはVCO２
（第１図参照）よりの発振出力が印加されており、
その出力には位相比較信号が得られループフイル
タへ供給される。
これら１対の差動アンプ１１及び１２の電流源
は、トランジスタQ5，Q6及びQ7，Q8を有する第
１及び第２の差動アンプ構成とされ、これら第１
及び第２の差動アンプ１３，１４の各出力は互い
に並列とされている。従つて、差動アンプ１１の
電流はトランジスタQ5又はQ7により吸引され、
差動アンプ１２の電流はトランジスタQ6又はQ8
により吸引されることになる。
は、トランジスタQ5，Q6及びQ7，Q8を有する第
１及び第２の差動アンプ構成とされ、これら第１
及び第２の差動アンプ１３，１４の各出力は互い
に並列とされている。従つて、差動アンプ１１の
電流はトランジスタQ5又はQ7により吸引され、
差動アンプ１２の電流はトランジスタQ6又はQ8
により吸引されることになる。
トランジスタQ5，Q6の電流源はトランジスタ
Q9〜Q11及び抵抗R1〜R3よりなるカレントミラー
構成であり、またトランジスタQ7，Q8の電流源
はトランジスタQ12〜Q14及び抵抗R4〜R6よりな
るカレントミラー構成とされている。トランジス
タQ9，Q10のコレクタ出力が共通接続されて差動
トランジスタQ5，Q6の共通エミツタから電流I0
を吸引する。トランジスタQ12，Q13の各コレク
タ出力はそれぞれ差動トランジスタQ7，Q5の各
エミツタに接続されており、夫々I0／２なる電流
を吸引する。両トランジスタQ7，Q8のエミツタ
間には抵抗R7が接続されている。
Q9〜Q11及び抵抗R1〜R3よりなるカレントミラー
構成であり、またトランジスタQ7，Q8の電流源
はトランジスタQ12〜Q14及び抵抗R4〜R6よりな
るカレントミラー構成とされている。トランジス
タQ9，Q10のコレクタ出力が共通接続されて差動
トランジスタQ5，Q6の共通エミツタから電流I0
を吸引する。トランジスタQ12，Q13の各コレク
タ出力はそれぞれ差動トランジスタQ7，Q5の各
エミツタに接続されており、夫々I0／２なる電流
を吸引する。両トランジスタQ7，Q8のエミツタ
間には抵抗R7が接続されている。
第１の差動アンプ１３の入力には回路入力信号
が直接印加されており、第２の差動アンプ１４の
入力には当該回路入力信号が抵抗8，R9により分
圧されて印加されている。
が直接印加されており、第２の差動アンプ１４の
入力には当該回路入力信号が抵抗8，R9により分
圧されて印加されている。
第１及び第２の差動アンプ１３，１４の択一的
な活性化のために、これら差動アンプの電流源を
オンオフする構成とされている。そのために、ト
ランジスタQ15，Q16よりなる差動スイツチ回路
５が設けられており、トランジスタQ15のコレク
タ出力がトランジスタQ11のコレクタへ、トラン
ジスタQ16のコレクタ出力がトランジスタQ14の
コレクタへ夫々接続されている。差動スイツチ回
路５の電流源としてトランジスタQ17、抵抗R10
が設けられており、この電流源の出力を、差動ス
イツチ回路５の制御入力によつてトランジスタ
Q11又はQ14の一方へ供給するようにしている。
な活性化のために、これら差動アンプの電流源を
オンオフする構成とされている。そのために、ト
ランジスタQ15，Q16よりなる差動スイツチ回路
５が設けられており、トランジスタQ15のコレク
タ出力がトランジスタQ11のコレクタへ、トラン
ジスタQ16のコレクタ出力がトランジスタQ14の
コレクタへ夫々接続されている。差動スイツチ回
路５の電流源としてトランジスタQ17、抵抗R10
が設けられており、この電流源の出力を、差動ス
イツチ回路５の制御入力によつてトランジスタ
Q11又はQ14の一方へ供給するようにしている。
制御信号により差動スイツチ回路５のトランジ
スタQ15がオンの時、電流源トランジスタQ9，
Q10が動作し、トランジスタQ12，Q13は非動作状
態となる。よつて、第１の差動アンプ１３が活性
化され、第２の差動アンプ１４は非活性化され
る。いま、第１の差動アンプ１３の相互コンダク
タンスをgn1とすると、１対の差動アンプ１１，
１２における各トランジスタのコレクタ電流の変
化は、 ΔI＝gn1・vio …(2) と表わされる。vioはトランジスタQ5，Q6のベー
ス入力信号を示す。
スタQ15がオンの時、電流源トランジスタQ9，
Q10が動作し、トランジスタQ12，Q13は非動作状
態となる。よつて、第１の差動アンプ１３が活性
化され、第２の差動アンプ１４は非活性化され
る。いま、第１の差動アンプ１３の相互コンダク
タンスをgn1とすると、１対の差動アンプ１１，
１２における各トランジスタのコレクタ電流の変
化は、 ΔI＝gn1・vio …(2) と表わされる。vioはトランジスタQ5，Q6のベー
ス入力信号を示す。
一方、差動スイツチ回路５のトランジスタQ16
がオンとなると、電流源トランジスタQ12，Q13
が動作し、トランジスタQ9，Q10は非動作状態と
なる。従つて、第２の差動アンプ１４のみが活性
化されることになる。第２の差動アンプ１４の相
互コンダクタンスをgn2とすると、１対の差動ア
ンプ１１，１２における各トランジスタのコレク
タ電流変化は ΔI′＝gn2・vio・R9／（R8＋R9） …(2) となる。よつて、二重平衡型差動アンプによる位
相比較器１の利得は、制御信号によつて ΔI′ΔI＝（gn2／gn1）・R9／（R8＋R9） …(2) だけ変化することになる。すなわち、(1)式のKd
が制御信号により変化して回路の動作帯域幅が制
御されることになる。
がオンとなると、電流源トランジスタQ12，Q13
が動作し、トランジスタQ9，Q10は非動作状態と
なる。従つて、第２の差動アンプ１４のみが活性
化されることになる。第２の差動アンプ１４の相
互コンダクタンスをgn2とすると、１対の差動ア
ンプ１１，１２における各トランジスタのコレク
タ電流変化は ΔI′＝gn2・vio・R9／（R8＋R9） …(2) となる。よつて、二重平衡型差動アンプによる位
相比較器１の利得は、制御信号によつて ΔI′ΔI＝（gn2／gn1）・R9／（R8＋R9） …(2) だけ変化することになる。すなわち、(1)式のKd
が制御信号により変化して回路の動作帯域幅が制
御されることになる。
尚、第２の差動アンプ１４において、エミツタ
抵抗R7を設け、電流源をトランジスタQ12，Q13
の２つによりI0／２づつに分割しているのは、入
力信号IN（vio）に対する回路のリニアリテイを改
善するためであり、またエミツタ抵抗R7により
第２の差動アンプのゲイン（電流変換利得）を制
御するからである。第１の差動アンプ１３におい
ても同等構成としても良い。
抵抗R7を設け、電流源をトランジスタQ12，Q13
の２つによりI0／２づつに分割しているのは、入
力信号IN（vio）に対する回路のリニアリテイを改
善するためであり、またエミツタ抵抗R7により
第２の差動アンプのゲイン（電流変換利得）を制
御するからである。第１の差動アンプ１３におい
ても同等構成としても良い。
叙上の如く、本考案によれば回路の集積化が容
易となるから小型で低価格のPLL回路が提供さ
れ得ることになる。
易となるから小型で低価格のPLL回路が提供さ
れ得ることになる。
第１図は従来のPLL回路のブロツク図、第２
図は本考案の実施例の回路図である。 主要部分の符号の説明、１…位相比較器、５…
差動スイツチ回路、１２…１対の出力段差動アン
プ、１３，１４…第１及び第２の差動アンプ。
図は本考案の実施例の回路図である。 主要部分の符号の説明、１…位相比較器、５…
差動スイツチ回路、１２…１対の出力段差動アン
プ、１３，１４…第１及び第２の差動アンプ。
Claims (1)
- 【実用新案登録請求の範囲】 入出力が互いに並列接続された１対の差動アン
プと、これら１対の差動アンプの各々の電流源と
して動作する別の差動アンプとからなる二重平衡
型差動アンプ構成の位相比較器を有するフエイズ
ロツクドループ回路であつて、 前記別の差動アンプとして、出力が互いに並列
接続され電流変換利得が互いに異なる１対の第１
及び第２の差動アンプを用いると共に、 前記第１及び第２の差動アンプの各々の電流源
として動作するカレントミラー回路からなる第１
及び第２の電流源と、 制御信号に応じて前記第１及び第２の電流源を
オンオフ制御する差動スイツチとを備え、 前記第１及び第２の差動アンプの一方には回路
入力信号を直接に、その他方には前記回路入力信
号を所定比の分圧回路によつて分圧して供給する
ようになされたことを特徴とするフエイズロツク
ドループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396982U JPS58169738U (ja) | 1982-04-30 | 1982-04-30 | フエイズロツクドル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396982U JPS58169738U (ja) | 1982-04-30 | 1982-04-30 | フエイズロツクドル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169738U JPS58169738U (ja) | 1983-11-12 |
| JPH0227635Y2 true JPH0227635Y2 (ja) | 1990-07-25 |
Family
ID=30074044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6396982U Granted JPS58169738U (ja) | 1982-04-30 | 1982-04-30 | フエイズロツクドル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169738U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS565373Y2 (ja) * | 1974-12-24 | 1981-02-05 | ||
| JPS565372Y2 (ja) * | 1974-12-24 | 1981-02-05 |
-
1982
- 1982-04-30 JP JP6396982U patent/JPS58169738U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169738U (ja) | 1983-11-12 |
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