JPH0227694B2 - - Google Patents
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- JPH0227694B2 JPH0227694B2 JP60107642A JP10764285A JPH0227694B2 JP H0227694 B2 JPH0227694 B2 JP H0227694B2 JP 60107642 A JP60107642 A JP 60107642A JP 10764285 A JP10764285 A JP 10764285A JP H0227694 B2 JPH0227694 B2 JP H0227694B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- address register
- control memory
- access
- speed control
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】
〔概要〕
高速制御メモリHCSと中速制御メモリLCSを
併用したマイクロプログラム制御の計算機におい
て、HCS及びLCSをアクセスする各アドレス・
レジスタに、そのアドレスがHCSとLCSのどち
らのものであるかを指示するフラグ情報をセツト
し、マイクロ命令の実行中断時に、実行アドレス
をそのフラグ情報と共に保持させることにより、
既に実行したマイクロ命令を再マクセスすること
を可能にした。
併用したマイクロプログラム制御の計算機におい
て、HCS及びLCSをアクセスする各アドレス・
レジスタに、そのアドレスがHCSとLCSのどち
らのものであるかを指示するフラグ情報をセツト
し、マイクロ命令の実行中断時に、実行アドレス
をそのフラグ情報と共に保持させることにより、
既に実行したマイクロ命令を再マクセスすること
を可能にした。
本発明は、先頭アドレスのマイクロ命令が格納
されている高速制御メモリとその他のアドレスの
マイクロ命令が格納されている中速制御メモリを
併用したマイクロプログラム制御の計算機におい
て、トラツプバツクやリトライバツク処理又はエ
ラー処理等でそれまで実行されたマイクロ命令を
再アクセスする場合の実行マイクロ命令再アクセ
ス制御方式に関する。
されている高速制御メモリとその他のアドレスの
マイクロ命令が格納されている中速制御メモリを
併用したマイクロプログラム制御の計算機におい
て、トラツプバツクやリトライバツク処理又はエ
ラー処理等でそれまで実行されたマイクロ命令を
再アクセスする場合の実行マイクロ命令再アクセ
ス制御方式に関する。
近年、半導体技術の著しい進歩に伴ない、メモ
リの低価格化が進んで来たこと、又設計の容易性
と制御の変更の容易性から、マイクロプログラム
制御の計算機アーキテクチヤを採用したマシンが
増加している。
リの低価格化が進んで来たこと、又設計の容易性
と制御の変更の容易性から、マイクロプログラム
制御の計算機アーキテクチヤを採用したマシンが
増加している。
そして、マイクロプログラム制御のデータ処理
装置においては、マイクロプログラム処理の範囲
が増大するに伴い制御メモリの量も増大する様に
なると、アクセス時間を短縮する為に高速のメモ
リの使用が必要となつてきた。更に、データ処理
の高速化の要求により、一層高速のメモリを使用
することが必要になつてきた。
装置においては、マイクロプログラム処理の範囲
が増大するに伴い制御メモリの量も増大する様に
なると、アクセス時間を短縮する為に高速のメモ
リの使用が必要となつてきた。更に、データ処理
の高速化の要求により、一層高速のメモリを使用
することが必要になつてきた。
然しながら、高速のメモリは高価であることか
ら、高速のメモリを多量に使用するデータ処理機
構のコストは、極めて高いものとなる。この為、
高価な高速のメモリの使用を少くしてしかも高速
な処理が可能なマイクロプログラム制御方式が、
要求されていた。
ら、高速のメモリを多量に使用するデータ処理機
構のコストは、極めて高いものとなる。この為、
高価な高速のメモリの使用を少くしてしかも高速
な処理が可能なマイクロプログラム制御方式が、
要求されていた。
第３図は、前述の要求を達成すべく同一出願人
によつて提案されたマイクロプログラム・アクセ
ス方式（特願昭58−212014）の原理を示したもの
である。
によつて提案されたマイクロプログラム・アクセ
ス方式（特願昭58−212014）の原理を示したもの
である。
第３図において、２１０は１マシン・サイクル
でアクセス可能な高速制御メモリ（HCS）で、
１つの機械語命令を実行するための一連のマイク
ロ命令中の先頭アドレスのマイクロ命令だけが格
納されている高速小容量の制御メモリである。
でアクセス可能な高速制御メモリ（HCS）で、
１つの機械語命令を実行するための一連のマイク
ロ命令中の先頭アドレスのマイクロ命令だけが格
納されている高速小容量の制御メモリである。
２２０は１マシン・サイクルではアクセス出来
ない中速制御メモリ（LCS）で、先頭アドレスを
除いたそれ以後のアドレスのマイクロ命令が格納
されている中速大容量の制御メモリである。LCS
２２０は、偶数アドレスのマイクロ命令が格納さ
れているメモリ・バンクLCS(E)２２１と奇数アド
レスのマイクロ命令が格納されているメモリ・バ
ンクLCS（Ｏ）２２２を備えている。
ない中速制御メモリ（LCS）で、先頭アドレスを
除いたそれ以後のアドレスのマイクロ命令が格納
されている中速大容量の制御メモリである。LCS
２２０は、偶数アドレスのマイクロ命令が格納さ
れているメモリ・バンクLCS(E)２２１と奇数アド
レスのマイクロ命令が格納されているメモリ・バ
ンクLCS（Ｏ）２２２を備えている。
２３０は高速制御メモリアドレス・レジスタ
（HCAR）で、HCS２１０をアクセスするアドレ
スがセツトされる。
（HCAR）で、HCS２１０をアクセスするアドレ
スがセツトされる。
２４０は中速制御メモリアドレス・レジスタ
（LCAR）部で、LCS(E)２２１をアクセスするア
ドレスがセツトされるLCAR(E)２４１及びLCS
（Ｏ）２２２をアクセスするアドレスがセツトさ
れるLCAR（Ｏ）２４２を備えている。
（LCAR）部で、LCS(E)２２１をアクセスするア
ドレスがセツトされるLCAR(E)２４１及びLCS
（Ｏ）２２２をアクセスするアドレスがセツトさ
れるLCAR（Ｏ）２４２を備えている。
次に、第３図の動作を、第４図を参照して説明
する。第４図は第３図の動作タイミング・チヤー
トで、上段の０，１，２等はマシン・サイクルを
示し、各段のＡ〜Ｄは各アドレス・レジスタの各
マシン・サイクルにおけるアドレスの内容を示
す。
する。第４図は第３図の動作タイミング・チヤー
トで、上段の０，１，２等はマシン・サイクルを
示し、各段のＡ〜Ｄは各アドレス・レジスタの各
マシン・サイクルにおけるアドレスの内容を示
す。
マイクロ命令に対する先頭アドレスＡは、
HCAR２３０及びLCAR(E)２４１の両者にセツ
トされ、マシン・サイクル（Ｏ）においてHCS
２１０及びLCS(E)２２１が同時にアクセスされ
る。それと共に、LCAR（Ｏ）２４２にLCS（Ｏ）
２２２をアクセスするアドレスＢがセツトされ
る。
HCAR２３０及びLCAR(E)２４１の両者にセツ
トされ、マシン・サイクル（Ｏ）においてHCS
２１０及びLCS(E)２２１が同時にアクセスされ
る。それと共に、LCAR（Ｏ）２４２にLCS（Ｏ）
２２２をアクセスするアドレスＢがセツトされ
る。
HCS２１０は、１マシン・サイクルで読み出
しが可能な高速メモリであるので、マシン・サイ
クル(1)においてアドレスＡに対するマイクロ命令
を読み出して、データレジスタ（CSDR、図示せ
ず）に格納する。
しが可能な高速メモリであるので、マシン・サイ
クル(1)においてアドレスＡに対するマイクロ命令
を読み出して、データレジスタ（CSDR、図示せ
ず）に格納する。
一方、LCS(E)２２１は、読み出しに２マシン・
サイクルを要する中速メモリであるので、マシ
ン・サイクル(2)においてアドレスＡに対するマイ
クロ命令を読み出して、CSDRに格納する。それ
と共に、LCAR(E)２４１に次のアドレスＣがセツ
トされる。
サイクルを要する中速メモリであるので、マシ
ン・サイクル(2)においてアドレスＡに対するマイ
クロ命令を読み出して、CSDRに格納する。それ
と共に、LCAR(E)２４１に次のアドレスＣがセツ
トされる。
LCS（Ｏ）２２２は、マシン・サイクル１にお
いてアドレスＢでアクセスされると、２マシン・
サイクル後のマシン・サイクル(3)においてアドレ
スＢに対するマイクロ命令を読み出してCSDRに
格納する。それと共に、LCAR（Ｏ）２４２に次
のアドレスＤがセツトされる。
いてアドレスＢでアクセスされると、２マシン・
サイクル後のマシン・サイクル(3)においてアドレ
スＢに対するマイクロ命令を読み出してCSDRに
格納する。それと共に、LCAR（Ｏ）２４２に次
のアドレスＤがセツトされる。
以下、LCS(E)２２１及びLCS（Ｏ）２２２が交
互にアクセスされる。これにより、先頭のマイク
ロ命令がHCS２１０により１マシン・サイクル
で読み出され、次のマシン・サイクルからは、
LCS(E)２２１及びLCS（Ｏ）２２２が交互にアク
セスされて、実行上１マシン・サイクルで各マイ
クロ命令が読み出される。
互にアクセスされる。これにより、先頭のマイク
ロ命令がHCS２１０により１マシン・サイクル
で読み出され、次のマシン・サイクルからは、
LCS(E)２２１及びLCS（Ｏ）２２２が交互にアク
セスされて、実行上１マシン・サイクルで各マイ
クロ命令が読み出される。
以上の様に、先頭アドレスのアイクロ命令を格
納するだけの小容量のHCS２１０と他のアドレ
スのマイクロ命令を格納するLCS２２０を併用す
ることにより、全体の制御メモリを高速制御メモ
リHCSで構成したと同等の高速アクセスを低コ
ストの制御メモリで実現することが出来る。
納するだけの小容量のHCS２１０と他のアドレ
スのマイクロ命令を格納するLCS２２０を併用す
ることにより、全体の制御メモリを高速制御メモ
リHCSで構成したと同等の高速アクセスを低コ
ストの制御メモリで実現することが出来る。
前述のHCSとLCSを併用した先願の方式は、
低コストの制御メモリにより、全体が高コストの
HCSで構成されたと同様に実行上１マシン・サ
イクルで各制御メモリのマイクロ命令をアクセス
することが可能になる反面、次の様な問題があ
る。
低コストの制御メモリにより、全体が高コストの
HCSで構成されたと同様に実行上１マシン・サ
イクルで各制御メモリのマイクロ命令をアクセス
することが可能になる反面、次の様な問題があ
る。
即ち、前述の方式においては、マイクロ・プロ
グラムはシーケンシヤルな形で格納されているわ
けではなくHCS２１０とLCS２２０の２つの制
御メモリにまたがつて存在している。各メモリ・
アドレスの制御及び構成も各制御メモリによつて
異なつている。この為、例外処理終了後のトラツ
プバツクやリトライバツク処理又はエラー処理等
によつてマイクロ・プログラムの再試行が必要と
なつた時、単純に一度実行してしまつたマイクロ
命令のアドレスをたどつて再び元の実行時のアド
レスを求めることは、実際上出来ないという問題
があつた。
グラムはシーケンシヤルな形で格納されているわ
けではなくHCS２１０とLCS２２０の２つの制
御メモリにまたがつて存在している。各メモリ・
アドレスの制御及び構成も各制御メモリによつて
異なつている。この為、例外処理終了後のトラツ
プバツクやリトライバツク処理又はエラー処理等
によつてマイクロ・プログラムの再試行が必要と
なつた時、単純に一度実行してしまつたマイクロ
命令のアドレスをたどつて再び元の実行時のアド
レスを求めることは、実際上出来ないという問題
があつた。
特にエラー処理の場合、単位容量当りのソフト
エラー率は、高速のHCSの方がはるかに高く、
いかに小容量といえども無視できない数のエラー
が発生していた。然るに、従来の方式ではエラー
の発生したHCS又はLCSのマイクロ命令を再ア
クセス出来ないので、エラー処理によつてエラー
が修正されても、その修正データを元のHCS又
はLCSに再書き込みすることが出来ないという問
題があつた。
エラー率は、高速のHCSの方がはるかに高く、
いかに小容量といえども無視できない数のエラー
が発生していた。然るに、従来の方式ではエラー
の発生したHCS又はLCSのマイクロ命令を再ア
クセス出来ないので、エラー処理によつてエラー
が修正されても、その修正データを元のHCS又
はLCSに再書き込みすることが出来ないという問
題があつた。
Ｅ 〔問題点を解決するための手段〕
従来のマイクロプログラム・アクセス制御方式
における前述の問題点を解決する為に本発明の講
じた手段を、第１図を参照して説明する。第１図
は、本発明の構成をブロツク図で示したものであ
る。
における前述の問題点を解決する為に本発明の講
じた手段を、第１図を参照して説明する。第１図
は、本発明の構成をブロツク図で示したものであ
る。
第１図において、１１０は１マシン・サイクル
でアクセス可能な高速制御メモリ（HCS）で、
第３図のHCS２１０と同様に、一連のマイクロ
命令中の先頭アドレスに対するマイクロ命令だけ
が格納されている高速小容量の制御メモリであ
る。
でアクセス可能な高速制御メモリ（HCS）で、
第３図のHCS２１０と同様に、一連のマイクロ
命令中の先頭アドレスに対するマイクロ命令だけ
が格納されている高速小容量の制御メモリであ
る。
１２０は１マシン・サイクルではアクセス出来
ない中速制御メモリ（LCS）で、第３図のLCS２
２０と同様に、先頭アドレスを除いたそれ以後の
アドレスのマイクロ命令が格納されている中速大
容量の制御メモリである。
ない中速制御メモリ（LCS）で、第３図のLCS２
２０と同様に、先頭アドレスを除いたそれ以後の
アドレスのマイクロ命令が格納されている中速大
容量の制御メモリである。
１３０は高速制御メモリアドレス・レジスタ
（HCAR）で、HCS１１０をアクセスするアドレ
スがセツトされる。
（HCAR）で、HCS１１０をアクセスするアドレ
スがセツトされる。
１４０は、中速制御メモリアドレス・レジスタ
（LCAR）部で、LCS１２０をアクセスるアドレ
スがセツトされる。
（LCAR）部で、LCS１２０をアクセスるアドレ
スがセツトされる。
HCAR１３０及びLCAR部１４０にはフラグ
部HLが設けられ、そのアドレスがHCS１１０又
はLCS１２０のどちらのものであるかを指示する
フラグ情報がセツトされる。
部HLが設けられ、そのアドレスがHCS１１０又
はLCS１２０のどちらのものであるかを指示する
フラグ情報がセツトされる。
１５０は再アクセスアドレス・レジスタ
（RAAR）部で、HCAR１３０又はLCAR部１４
０にある再アクセスの対象となるマイクロ命令に
対するアドレスをそのフラグ情報と共に保持する
再アクセスアドレス・レジスタ（RAAR）１５
１を少くとも１組有している。
（RAAR）部で、HCAR１３０又はLCAR部１４
０にある再アクセスの対象となるマイクロ命令に
対するアドレスをそのフラグ情報と共に保持する
再アクセスアドレス・レジスタ（RAAR）１５
１を少くとも１組有している。
１６０は再アクセス制御手段（RACM）で、
RAAR部１５０の中から再アクセス・アドレス
がセツトされているRAARを選択し、再アクセ
ス信号が入力されると、RAARのフラグ情報の
指示に従つて所定のHCAR１３０又はLCAR部
１４０にRAARのアドレスをそのフラグ情報と
共にセツトする。
RAAR部１５０の中から再アクセス・アドレス
がセツトされているRAARを選択し、再アクセ
ス信号が入力されると、RAARのフラグ情報の
指示に従つて所定のHCAR１３０又はLCAR部
１４０にRAARのアドレスをそのフラグ情報と
共にセツトする。
なお、第１図は本発明の構成の原理を示すもの
で、実際の制御方式においては、構成の一部が重
複する場合がある。
で、実際の制御方式においては、構成の一部が重
複する場合がある。
HCAR１３０及びLCAR部１４０によりHCS
１１０及びLCS１２０をアクセスして、実行上１
マシン・サイクルで各制御メモリのマイクロ命令
の呼び出しが行われることは、第３図及び第４図
の従来方式と同様である。
１１０及びLCS１２０をアクセスして、実行上１
マシン・サイクルで各制御メモリのマイクロ命令
の呼び出しが行われることは、第３図及び第４図
の従来方式と同様である。
いま、何らかの例外処理やエラー処理等を行う
事態が発生した場合は、HCAR１３０又は
LCAR部１４０にあつて前記処理の終了後に再ア
クセスの対象となるマイクロ命令に対するアドレ
スが、そのフラグ情報と共にRAAR部１５０中
の所定のRAAR１５１に保持される。
事態が発生した場合は、HCAR１３０又は
LCAR部１４０にあつて前記処理の終了後に再ア
クセスの対象となるマイクロ命令に対するアドレ
スが、そのフラグ情報と共にRAAR部１５０中
の所定のRAAR１５１に保持される。
例外処理やエラー処理が終了すると、中断した
マイクロ命令に対する再アクセスを指示する再ア
クセス信号がRACM１６０に入力される。
マイクロ命令に対する再アクセスを指示する再ア
クセス信号がRACM１６０に入力される。
RACM１６０は、RAAR部１５０の中から再
アクセス・アドレスがセツトされているRAAR
１５１を選択し、再アクセス信号を受けると、
RAAR１５１のフラグ情報の指示に従つて所定
のHCAR１３０又はLCAR部１４０にRAAR１
５１のアドレスをそのフラグ情報と共にセツトす
る。
アクセス・アドレスがセツトされているRAAR
１５１を選択し、再アクセス信号を受けると、
RAAR１５１のフラグ情報の指示に従つて所定
のHCAR１３０又はLCAR部１４０にRAAR１
５１のアドレスをそのフラグ情報と共にセツトす
る。
以上の様にすることにより、例外処理発生時や
エラー検出時等において、既に実行したマイクロ
命令がHCS１１０とLCS１２０のどちらに格納
されていても、例外処理やエラー処理終了後それ
らのマイクロ命令を容易に再アクセスして、再試
行したりエラー処理により修正されたデータの再
書き込みを行うことが出来る。
エラー検出時等において、既に実行したマイクロ
命令がHCS１１０とLCS１２０のどちらに格納
されていても、例外処理やエラー処理終了後それ
らのマイクロ命令を容易に再アクセスして、再試
行したりエラー処理により修正されたデータの再
書き込みを行うことが出来る。
本発明の各実施例を、第２図を参照して説明す
る。第２図は、本発明の一実施例の構成をブロツ
ク図で示したものである。
る。第２図は、本発明の一実施例の構成をブロツ
ク図で示したものである。
（構成の説明）
第２図において、HCS１１０、LCS１２０、
RAAR部１５０、RACM１６０については、第
１図で説明した通りである。
RAAR部１５０、RACM１６０については、第
１図で説明した通りである。
HCAR１３０とLCAR部１４０は、共通の制
御メモリアドレス・レジスタ（CSAR）部１７０
中に包含される。CSAR部１７０において、１７
１は現制御アドレス・レジスタ（CCAR）で、現
在実行中のマイクロ命令のアドレスがセツトされ
る。CCAR１７１にはフラグ部HLが設けられ、
現在アクセス中の制御メモリがHCS１１０と
LCS１２０のどちらであるかを指示するフラグ情
報がセツトされる。１７２は次制御アドレス・レ
ジスタ（NCAR）で、次に実行すべきマイクロ
命令のアドレスがセツトされる。１７３は更次制
御アドレス・レジスタ（MCAR）で、次の次に
実行すべきマイクロ命令のアドレスがセツトされ
る。NCAR１７２及び及びMCAR１７３には、
CCAR１７１と同様にフラグ部HLが設けられ、
各アドレス・レジスタがHCS１１０とLCS１２
０のどちらに対するものであるかを指示するフラ
グ情報がセツトされる。
御メモリアドレス・レジスタ（CSAR）部１７０
中に包含される。CSAR部１７０において、１７
１は現制御アドレス・レジスタ（CCAR）で、現
在実行中のマイクロ命令のアドレスがセツトされ
る。CCAR１７１にはフラグ部HLが設けられ、
現在アクセス中の制御メモリがHCS１１０と
LCS１２０のどちらであるかを指示するフラグ情
報がセツトされる。１７２は次制御アドレス・レ
ジスタ（NCAR）で、次に実行すべきマイクロ
命令のアドレスがセツトされる。１７３は更次制
御アドレス・レジスタ（MCAR）で、次の次に
実行すべきマイクロ命令のアドレスがセツトされ
る。NCAR１７２及び及びMCAR１７３には、
CCAR１７１と同様にフラグ部HLが設けられ、
各アドレス・レジスタがHCS１１０とLCS１２
０のどちらに対するものであるかを指示するフラ
グ情報がセツトされる。
フラグとしては、例えば２ビツトを設けて一方
をHCS１１０用、他方をLCS１２０用とし、
“00”はそのアドレスが無効であることを示す様
にすればよい。
をHCS１１０用、他方をLCS１２０用とし、
“00”はそのアドレスが無効であることを示す様
にすればよい。
CCAR１７１は、マイクロ命令の開始時には先
頭アドレスがセツトされ、HCAR１３０として
機能する、それ以後はNCAR１７２及びMCAR
１７３と共にLCAR部１４０として機能する。そ
の構成は、第３図の従来方式と同様であるので、
詳細な説明は省略する。
頭アドレスがセツトされ、HCAR１３０として
機能する、それ以後はNCAR１７２及びMCAR
１７３と共にLCAR部１４０として機能する。そ
の構成は、第３図の従来方式と同様であるので、
詳細な説明は省略する。
尚、第２図の如く、HCAR１３０とLCAR１
４０が兼用される場合は、CCAR１７１の内容を
そのフラグ部HLに応じてHCS１１０及び（又
は）LCS１２０に送る。又、第１図の様に別々に
設ける場合は、夫々から対応する制御記憶へアド
レスを送る。
４０が兼用される場合は、CCAR１７１の内容を
そのフラグ部HLに応じてHCS１１０及び（又
は）LCS１２０に送る。又、第１図の様に別々に
設ける場合は、夫々から対応する制御記憶へアド
レスを送る。
RAAR部１５０において、１５２は第１のリ
トライアドレス・レジスタ（R1CAR）で、現在
よりも前に実行されたアドレスが、そのフラグ情
報と共にセツトされる。１５３は第２のリトライ
アドレス・レジスタ（R2CAR）で、現在の前の
前に実行されたアドレスが、そのフラグ情報と共
にセツトされる。この操作は、CCAR１７１の全
内容を順次シフトすることにより行われる。この
R1CAR１５２及びR2CAR１５３は、リトライバ
ツク動作に用いられる。
トライアドレス・レジスタ（R1CAR）で、現在
よりも前に実行されたアドレスが、そのフラグ情
報と共にセツトされる。１５３は第２のリトライ
アドレス・レジスタ（R2CAR）で、現在の前の
前に実行されたアドレスが、そのフラグ情報と共
にセツトされる。この操作は、CCAR１７１の全
内容を順次シフトすることにより行われる。この
R1CAR１５２及びR2CAR１５３は、リトライバ
ツク動作に用いられる。
１５４は第１のトラツプアドレス・レジスタ
（T1CAR）で、CCAR１５１と同じアドレスが、
そのフラグ情報と共にセツトされる。１５５は第
２のトラツプアドレス・レジスタ（T2CAR）で、
R1CAR１５２と同じアドレスが、そのフラグ情
報と共にセツトされる。このT1CAR１５４及び
T2CAR１５５は、トラツプバツク動作時に用い
られる。
（T1CAR）で、CCAR１５１と同じアドレスが、
そのフラグ情報と共にセツトされる。１５５は第
２のトラツプアドレス・レジスタ（T2CAR）で、
R1CAR１５２と同じアドレスが、そのフラグ情
報と共にセツトされる。このT1CAR１５４及び
T2CAR１５５は、トラツプバツク動作時に用い
られる。
１５６はエラー制御アドレス・レジスタ
（ECAR）で、エラーが発生したデータに対する
アドレスが、そのフラグ情報と共にセツトされ
る。
（ECAR）で、エラーが発生したデータに対する
アドレスが、そのフラグ情報と共にセツトされ
る。
〔動作の説明）
CSAR部１７０によりHCS１１０及びLCS１
２０をアクセスして、実行上１マシン・サイクル
で各制御メモリ１１０及び１２０のマイクロ命令
の呼び出しが行われることは、第３図及び第４図
で説明した従来方式と同様である。
２０をアクセスして、実行上１マシン・サイクル
で各制御メモリ１１０及び１２０のマイクロ命令
の呼び出しが行われることは、第３図及び第４図
で説明した従来方式と同様である。
動作中は、CCAR１７１及びT1CAR１５４に
は、現在実行中のアドレスがセツトされている。
NCAR１７２には、次に実行すべきアドレスが
セツトされており、T2CAR１７３には、次の次
に実行すべきアドレスがセツトされている。
R1CAR１５２、T2CAR１５５及びECAR１５６
には、前に実行されたアドレスがセツトされてお
り、R2CAR１５３には、前の前に実行されたア
ドレスセツトされている。各アドレス・レジスタ
のフラグ部HLには、セツトされているアドレス
がHCS１１０とLCS１２０のどちらのものであ
るかを指示するフラグ情報が、セツトされてい
る。
は、現在実行中のアドレスがセツトされている。
NCAR１７２には、次に実行すべきアドレスが
セツトされており、T2CAR１７３には、次の次
に実行すべきアドレスがセツトされている。
R1CAR１５２、T2CAR１５５及びECAR１５６
には、前に実行されたアドレスがセツトされてお
り、R2CAR１５３には、前の前に実行されたア
ドレスセツトされている。各アドレス・レジスタ
のフラグ部HLには、セツトされているアドレス
がHCS１１０とLCS１２０のどちらのものであ
るかを指示するフラグ情報が、セツトされてい
る。
この実施例における実行マイクロ命令再アクセ
ス制御動作を、トラツプバツクの場合を例にとつ
て説明する。
ス制御動作を、トラツプバツクの場合を例にとつ
て説明する。
マイクロ命令の実行中に何らかの例外処理の為
にそれまでのマイクロ命令が中断されると、トラ
ツプ時のマイクロ命令及びその次に実行すべきマ
イクロ命令に対するCCAR１７１及びNCAR１
７２の内容が、T2CAR１５５及びT1CAR１５４
にそれぞれセーブされて保持される。
にそれまでのマイクロ命令が中断されると、トラ
ツプ時のマイクロ命令及びその次に実行すべきマ
イクロ命令に対するCCAR１７１及びNCAR１
７２の内容が、T2CAR１５５及びT1CAR１５４
にそれぞれセーブされて保持される。
例外処理が終了すると、トラツプバツクを指示
する再アクセス信号がRACM１６０に入力され
る。
する再アクセス信号がRACM１６０に入力され
る。
RACM１６０は、この再アクセス信号を受け
ると、T2CAR１５５及びT1CAR１５４を順次選
択してそのアドレスとフラグ情報をCSAR部１７
０に転送し、そのフラグ情報の指示に従つて所定
のHCS１１０又LCS１２０をアクセスするアド
レス・レジスタにセツトする。
ると、T2CAR１５５及びT1CAR１５４を順次選
択してそのアドレスとフラグ情報をCSAR部１７
０に転送し、そのフラグ情報の指示に従つて所定
のHCS１１０又LCS１２０をアクセスするアド
レス・レジスタにセツトする。
その場合、フラグ情報の指示に従つて、直接に
所定のHCS１１０又はLCS１２０をアクセスす
るアドレス・レジスタにセツトする他、選択され
たT2CAR１５５又はT1CAR１５４のアドレスと
フラグ情報をそのままCSAR１７０に転送し、
CSAR部１７０においてそのフラグ情報の指示に
従つて、所定のアドレス・レジスタにセツトする
様にしても良い。後者の場合は、CSAR部１７０
に、RACM１６０の一部として機能することに
なる。
所定のHCS１１０又はLCS１２０をアクセスす
るアドレス・レジスタにセツトする他、選択され
たT2CAR１５５又はT1CAR１５４のアドレスと
フラグ情報をそのままCSAR１７０に転送し、
CSAR部１７０においてそのフラグ情報の指示に
従つて、所定のアドレス・レジスタにセツトする
様にしても良い。後者の場合は、CSAR部１７０
に、RACM１６０の一部として機能することに
なる。
これまでの説明はトラツプバツクの動作説明で
あるが、R1CAR１５２とR2CAR１５３を使用し
たリトライバツクの動作及びECAR１５６を使用
したエラー修正データの再書き込み動作も、同様
にして行われる。エラー処理の場合は、エラー処
理が終了すると、ECAR１５６のアドレス及びフ
ラグ情報によりエラーの発生したHCS１１０又
はLCS１２０のマイクロ命令がアクセスされ、エ
ラーが修正されたデータの再書き込みが行われ
る。
あるが、R1CAR１５２とR2CAR１５３を使用し
たリトライバツクの動作及びECAR１５６を使用
したエラー修正データの再書き込み動作も、同様
にして行われる。エラー処理の場合は、エラー処
理が終了すると、ECAR１５６のアドレス及びフ
ラグ情報によりエラーの発生したHCS１１０又
はLCS１２０のマイクロ命令がアクセスされ、エ
ラーが修正されたデータの再書き込みが行われ
る。
以上の様にして、従来方式のものにおいては実
際上出来なかつたトラツプバツクやリトライバツ
ク、更にエラー修正されたデータの再書き込みを
行うことが出来る。
際上出来なかつたトラツプバツクやリトライバツ
ク、更にエラー修正されたデータの再書き込みを
行うことが出来る。
以上、本発明の一実施例について説明したが、
本発明はこの実施例に限定されるものでは無く、
他の既に実行したマイクロ命令の再アクセス制御
方式に適用されるものである。HCAR１３０と
LCAR部１４０を、第１図に示す様に別個に設け
てる様にしても良いことは、もちろんである。
又、RAAR部１５０及びCSAR部１７０（LCAR
部１４０も同様）内の各アドレス・レジスタの段
数は、２倍に限定されるものでは無い。
本発明はこの実施例に限定されるものでは無く、
他の既に実行したマイクロ命令の再アクセス制御
方式に適用されるものである。HCAR１３０と
LCAR部１４０を、第１図に示す様に別個に設け
てる様にしても良いことは、もちろんである。
又、RAAR部１５０及びCSAR部１７０（LCAR
部１４０も同様）内の各アドレス・レジスタの段
数は、２倍に限定されるものでは無い。
以上説明した様に、本発明によれば、次の様な
諸効果を生じる。
諸効果を生じる。
(イ) HCAR１３０及びLCAR部１４０（又は
CSAR部１７０）の各アドレス・レジスタに、
そのアドレスがHCS１１０又はLCS１２０の
どちらに対するものであるかを指示するフラグ
情報をセツトすることにより、トラツプ時、リ
トライ時、エラー検出時等において、既に実行
したマイクロ命令がHCS１１０とLCS１２０
のどちらに入つていても、再アクセス時に容易
に呼び出すことが出来る。
CSAR部１７０）の各アドレス・レジスタに、
そのアドレスがHCS１１０又はLCS１２０の
どちらに対するものであるかを指示するフラグ
情報をセツトすることにより、トラツプ時、リ
トライ時、エラー検出時等において、既に実行
したマイクロ命令がHCS１１０とLCS１２０
のどちらに入つていても、再アクセス時に容易
に呼び出すことが出来る。
(ロ) エラーがHCS１１０とLCS１２０のどちら
に発生しても、エラー処理によつて修正された
データの再書き込みを行うことが出来る。
に発生しても、エラー処理によつて修正された
データの再書き込みを行うことが出来る。
第１図―本発明の構成のブロツク説明図、第２
図―本発明の一実施例のブロツク説明図、第３図
―従来のマイクロプログラム・アクセス方式の原
理図、第４図―第３図の動作タイミング・チヤー
ト。 第１図において、１１０…高速制御メモリ
（HCS）、１２０…中速制御メモリ（LCS）、１３
０…高速制御メモリアドレス・レジスタ
（HCAR）、１４０…中速制御メモリアドレス・
レジスタ部（LCAR部）、１５０…再アクセスア
ドレス・レジスタ部（RAAR部）、１５１…再ア
クセスアドレス・レジスタ（RAAR）、１６０…
再アクセス制御手段（RACM）。
図―本発明の一実施例のブロツク説明図、第３図
―従来のマイクロプログラム・アクセス方式の原
理図、第４図―第３図の動作タイミング・チヤー
ト。 第１図において、１１０…高速制御メモリ
（HCS）、１２０…中速制御メモリ（LCS）、１３
０…高速制御メモリアドレス・レジスタ
（HCAR）、１４０…中速制御メモリアドレス・
レジスタ部（LCAR部）、１５０…再アクセスア
ドレス・レジスタ部（RAAR部）、１５１…再ア
クセスアドレス・レジスタ（RAAR）、１６０…
再アクセス制御手段（RACM）。
Claims (1)
- 【特許請求の範囲】 １ 先頭アドレスのマイクロ命令が格納されてい
る高速制御メモリ１１０とその他のアドレス命令
が格納されている中速制御メモリ１２０を併用し
たマイクロプログラム制御の計算機における実行
マイクロ命令再アクセス制御方式であつて、 (a) 高速制御メモリ１１０及び中速制御メモリ１
２０に対する各アドレス・レジスタとして、高
速及び中速制御メモリ１１０，１２０に対する
アドレスと共に、そのアドレスが高速又は中速
メモリ１１０，１２０のどちらに対するもので
あるかを指示するフラグ情報がセツトされる高
速制御メモリアドレス・レジスタ１３０及び中
速制御メモリアドレス・レジスタ部１４０を設
け、 (b) 高速制御メモリアドレス・レジスタ１３０又
は中速制御メモリアドレス・レジスタ部１４０
にある再アクセスの対象となるマイクロ命令に
対するアドレスをそのフラグ情報と共に保持す
る再アクセスアドレス・レジスタ１５１を少く
とも１組有する再アクセスアドレス・レジスタ
部１５０を設け、 (c) 再アクセス時は、再アクセスアドレス・レジ
スタ部１５０中より所定の再アクセス・アドレ
スがセツトされている再アクセスアドレス・レ
ジスタを選択し、そのフラグ情報の指示に従つ
て所定の高速制御メモリアドレス・レジスタ１
３０又は中速制御メモリアドレス・レジスタ部
１４０にその再アクセスアドレス・レジスタの
アドレスをそのフラグ情報と共にセツトする再
アクセス制御手段１６０、 を設けたことを特徴とする実行マイクロ命令再ア
クセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107642A JPS61265643A (ja) | 1985-05-20 | 1985-05-20 | 実行マイクロ命令再アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107642A JPS61265643A (ja) | 1985-05-20 | 1985-05-20 | 実行マイクロ命令再アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61265643A JPS61265643A (ja) | 1986-11-25 |
| JPH0227694B2 true JPH0227694B2 (ja) | 1990-06-19 |
Family
ID=14464366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107642A Granted JPS61265643A (ja) | 1985-05-20 | 1985-05-20 | 実行マイクロ命令再アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0333990U (ja) * | 1989-08-09 | 1991-04-03 |
-
1985
- 1985-05-20 JP JP60107642A patent/JPS61265643A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0333990U (ja) * | 1989-08-09 | 1991-04-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61265643A (ja) | 1986-11-25 |
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