JPH0454257B2 - - Google Patents
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- Publication number
- JPH0454257B2 JPH0454257B2 JP58221495A JP22149583A JPH0454257B2 JP H0454257 B2 JPH0454257 B2 JP H0454257B2 JP 58221495 A JP58221495 A JP 58221495A JP 22149583 A JP22149583 A JP 22149583A JP H0454257 B2 JPH0454257 B2 JP H0454257B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- access memory
- random access
- address
- dual port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は情報処理装置のハードウエアの回路に
関するもので、実行した命令のアドレスを、プロ
グラムのデバツクやハード障害探索のための履歴
情報として格納しておいてトレースの際、使用す
るランダムアクセスメモリ（RAM）と、命令ア
ドレスレジスタおよびその周辺の回路構成に関す
るものである。
関するもので、実行した命令のアドレスを、プロ
グラムのデバツクやハード障害探索のための履歴
情報として格納しておいてトレースの際、使用す
るランダムアクセスメモリ（RAM）と、命令ア
ドレスレジスタおよびその周辺の回路構成に関す
るものである。
(2) 従来の技術と問題点
第１図は、従来のトレース装置周辺の回路を示
すブロツク図であつて、１はポインタレジスタ、
２は＋１回路、３は加算回路、４は命令アドレス
レジスタ、５はリトライレジスタ、６はランダム
アクセスメモリを表わしている。
すブロツク図であつて、１はポインタレジスタ、
２は＋１回路、３は加算回路、４は命令アドレス
レジスタ、５はリトライレジスタ、６はランダム
アクセスメモリを表わしている。
第１図において命令アドレスレジスタ４はプロ
グラム状態語（PSW）の一部であつて、次に実
行される命令の先頭アドレスが格納される。命令
アドレスレジスタ４に格納されたアドレス値はリ
トライレジスタ５に転写されて保持され間欠的な
ハード障害が発生して命令の実行が完結しなかつ
た場合等の再実行（リトライ）に用いられる。命
令アドレスレジスタ４の内容は命令実行の都度、
該命令の命令長が加算回路３によつて加えられて
更新され、常に次に実行すべき命令の先頭アドレ
スを指すように制御される。また、分岐命令等の
場合には分岐先アドレスがセツトされる。前記リ
トライレジスタ５を設けてあるのは、ハード障害
等が発生したときに、クロツクのタイミングの関
係で直ちに動作を停止することが出来ないことに
対処するためである。すなわち、このような場合
には、通常命令アドレスレジスタ４の内容が更新
されてしまうので、この場合でも障害に遭遇した
時点で実行中であつた命令のアドレスをリトライ
レジスタ５に確保しておいて迅速にリトライが行
なえるようにするためである。また分岐命令で障
害を生じたときには、アドレスレジスタ４の内容
は分岐先のアドレスに更新されており、該アドレ
スから単に命令長を減算しても元のアドレスには
戻れないためである。
グラム状態語（PSW）の一部であつて、次に実
行される命令の先頭アドレスが格納される。命令
アドレスレジスタ４に格納されたアドレス値はリ
トライレジスタ５に転写されて保持され間欠的な
ハード障害が発生して命令の実行が完結しなかつ
た場合等の再実行（リトライ）に用いられる。命
令アドレスレジスタ４の内容は命令実行の都度、
該命令の命令長が加算回路３によつて加えられて
更新され、常に次に実行すべき命令の先頭アドレ
スを指すように制御される。また、分岐命令等の
場合には分岐先アドレスがセツトされる。前記リ
トライレジスタ５を設けてあるのは、ハード障害
等が発生したときに、クロツクのタイミングの関
係で直ちに動作を停止することが出来ないことに
対処するためである。すなわち、このような場合
には、通常命令アドレスレジスタ４の内容が更新
されてしまうので、この場合でも障害に遭遇した
時点で実行中であつた命令のアドレスをリトライ
レジスタ５に確保しておいて迅速にリトライが行
なえるようにするためである。また分岐命令で障
害を生じたときには、アドレスレジスタ４の内容
は分岐先のアドレスに更新されており、該アドレ
スから単に命令長を減算しても元のアドレスには
戻れないためである。
一方、命令実行の都度、命令アドレスレジスタ
４の内容がランダムアクセスメモリ６に書き込ま
れる。第１図のランダムアクセスメモリ６内に記
されたＡ，Ｂ，Ｃの記号は、それぞれ実行された
命令アドレスを示している。これらのデータの書
き込み位置はポインタレジスタ１の値によつて指
示されるものであり、該ポインタレジスタ１の値
はデータ書き込みの都度、＋１回路２によつて更
新する。データを書き込むべき空領域が無くなつ
たときは、最初の位置に戻つて、過去のデータの
上に上書きをして行く。
４の内容がランダムアクセスメモリ６に書き込ま
れる。第１図のランダムアクセスメモリ６内に記
されたＡ，Ｂ，Ｃの記号は、それぞれ実行された
命令アドレスを示している。これらのデータの書
き込み位置はポインタレジスタ１の値によつて指
示されるものであり、該ポインタレジスタ１の値
はデータ書き込みの都度、＋１回路２によつて更
新する。データを書き込むべき空領域が無くなつ
たときは、最初の位置に戻つて、過去のデータの
上に上書きをして行く。
ランダムアクセスメモリ６に格納された情報
は、情報処理装置が、どんな命令を実行したかの
履歴の記録であるから、プログラムのデバツクや
ハード障害発生時の原因探索の有力な手掛りとし
て利用される。
は、情報処理装置が、どんな命令を実行したかの
履歴の記録であるから、プログラムのデバツクや
ハード障害発生時の原因探索の有力な手掛りとし
て利用される。
このような、従来の回路構成では、命令アドレ
スを命令アドレスレジスタ、リトライレジスタお
よびランダムアクセスメモリ間で重複して保持す
るという非効率的な構成を採ることになり、上記
レジスタに付随する回路も必要となることからハ
ードウエア量が多いと言う問題点があつた。
スを命令アドレスレジスタ、リトライレジスタお
よびランダムアクセスメモリ間で重複して保持す
るという非効率的な構成を採ることになり、上記
レジスタに付随する回路も必要となることからハ
ードウエア量が多いと言う問題点があつた。
(3) 発明の目的
本発明は上記従来の欠点に鑑み、少ないハード
ウエア量で、従来の命令アドレスレジスタ、リト
ライレジスタおよびトレースの機能と等価の機能
を果すことの出来る回路方式を提供することを目
的としている。
ウエア量で、従来の命令アドレスレジスタ、リト
ライレジスタおよびトレースの機能と等価の機能
を果すことの出来る回路方式を提供することを目
的としている。
(4) 発明の構成
そしてこの目的は本発明によれば特許請求の範
囲に記載のとおり、実行した命令のアドレスを履
歴情報として記憶するデユアルポートランダムア
クセスメモリと、 命令の先頭アドレス値を該デユアルポートラン
ダムアクセスメモリに書き込む手段と、該デユア
ルポートランダムアクセスメモリから命令の先頭
アドレス値を読み出す手段と、 上記デユアルポートランダムアクセスメモリか
ら読み出した命令の先頭アドレス値に該先頭アド
レス値で示される命令の命令長を加えた値を該デ
ユアルポートランダムアクセスメモリの前記先頭
アドレス値を読み出した領域の次の領域に書き込
む手段とを備え、 最も新らしく格納した命令の先頭アドレス値、
および直前にアクセスした命令の先頭アドレス値
を次の命令アドレスおよびリトライアドレスとし
て使用する命令アドレス制御方式により達成され
る。
囲に記載のとおり、実行した命令のアドレスを履
歴情報として記憶するデユアルポートランダムア
クセスメモリと、 命令の先頭アドレス値を該デユアルポートラン
ダムアクセスメモリに書き込む手段と、該デユア
ルポートランダムアクセスメモリから命令の先頭
アドレス値を読み出す手段と、 上記デユアルポートランダムアクセスメモリか
ら読み出した命令の先頭アドレス値に該先頭アド
レス値で示される命令の命令長を加えた値を該デ
ユアルポートランダムアクセスメモリの前記先頭
アドレス値を読み出した領域の次の領域に書き込
む手段とを備え、 最も新らしく格納した命令の先頭アドレス値、
および直前にアクセスした命令の先頭アドレス値
を次の命令アドレスおよびリトライアドレスとし
て使用する命令アドレス制御方式により達成され
る。
(5) 発明の実施例
第２図は本発明の１実施例を示すブロツク図で
あつて、３′は第１図の３と同様加算回路であり、
７はデユアルポートランダムアクセスメモリ、８
はライトアドレスレジスタ、９はリードアドレス
レジスタ、１０はポインタレジスタ、１１は±１
回路を表わしている。
あつて、３′は第１図の３と同様加算回路であり、
７はデユアルポートランダムアクセスメモリ、８
はライトアドレスレジスタ、９はリードアドレス
レジスタ、１０はポインタレジスタ、１１は±１
回路を表わしている。
第２図において明らかなように、本発明の方式
では従来の形での命令アドレスレジスタと、リト
ライレジスタは設けない。そして、従来これらで
保持していたデータはデユアルポートランダムア
クセスメモリ７で保有するようにしている。すな
わち第２図中のデユアルポートランダムアクセス
メモリ７内に記されたＤ〜Ｆはそれぞれ命令アド
レスを表わすもので、Ｆは従来命令アドレスレジ
スタで保持していた所の「次に実行すべき命令の
先頭アドレス値」、Ｅは従来リトライレジスタで
保持されていたアドレス値、Ｄはその前に実行さ
れた命令のアドレス値である。
では従来の形での命令アドレスレジスタと、リト
ライレジスタは設けない。そして、従来これらで
保持していたデータはデユアルポートランダムア
クセスメモリ７で保有するようにしている。すな
わち第２図中のデユアルポートランダムアクセス
メモリ７内に記されたＤ〜Ｆはそれぞれ命令アド
レスを表わすもので、Ｆは従来命令アドレスレジ
スタで保持していた所の「次に実行すべき命令の
先頭アドレス値」、Ｅは従来リトライレジスタで
保持されていたアドレス値、Ｄはその前に実行さ
れた命令のアドレス値である。
命令アドレスの更新は、デユアルポートランダ
ムアクセスメモリ７から読み出された最新のアド
レス値に加算回路３′によつて命令長が加えられ
「次に実行すべき命令の先頭アドレス値」として
デユアルポートランダムアクセスメモリ７内の次
の領域に書き込まれる。ポインタレジスタ１０の
値は通常「次に実行すべき命令の先頭アドレス
値」が格納されている領域の先頭を指しているも
ので、命令アドレスの更改の都度、±１回路11に
よつて更新され、次の領域を指す如く制御され
る。
ムアクセスメモリ７から読み出された最新のアド
レス値に加算回路３′によつて命令長が加えられ
「次に実行すべき命令の先頭アドレス値」として
デユアルポートランダムアクセスメモリ７内の次
の領域に書き込まれる。ポインタレジスタ１０の
値は通常「次に実行すべき命令の先頭アドレス
値」が格納されている領域の先頭を指しているも
ので、命令アドレスの更改の都度、±１回路11に
よつて更新され、次の領域を指す如く制御され
る。
従つて、ポインタレジスタ１０の値が示す位置
に従来の命令アドレスレジスタの内容に相当する
データが存在し、その直前に従来のリトライレジ
スタの内容に相当するデータが存在するので、こ
れらにより必要な制御を行なえば良く、また、命
令の実行ごとにそのアドレス値が次々と記憶され
て履歴情報として残つているので、プログラムの
デバツクやハードウエア障害の発生時の解析に必
要な情報を得ることが可能である。尚、分岐命令
の場合には加算回路３′の出力の代りに分岐先ア
ドレスを記憶すればよい。 加算回路３′の出力
を記憶するか、分岐先アドレスを記憶するかはセ
レクタ１２によつて選択される。
に従来の命令アドレスレジスタの内容に相当する
データが存在し、その直前に従来のリトライレジ
スタの内容に相当するデータが存在するので、こ
れらにより必要な制御を行なえば良く、また、命
令の実行ごとにそのアドレス値が次々と記憶され
て履歴情報として残つているので、プログラムの
デバツクやハードウエア障害の発生時の解析に必
要な情報を得ることが可能である。尚、分岐命令
の場合には加算回路３′の出力の代りに分岐先ア
ドレスを記憶すればよい。 加算回路３′の出力
を記憶するか、分岐先アドレスを記憶するかはセ
レクタ１２によつて選択される。
デユアルポートランダムアクセスメモリ７はリ
ードの場合はリードアドレスレジスタ９を用い
て、また、ライトの場合はライトアドレスレジス
タ８を用いて、別々にアドレス指定することが可
能である。そして、リードアドレスレジスタ９は
常に、現PSWの命令アドレスとなり得る最も新
らしく格納された命令アドレスの領域を示すよう
に制御される。デユアルポートランダムアクセス
メモリを使用したこのような構成の回路によれ
ば、単にランダムアクセスメモリを用いて構成し
たものに比してより高速な制御を実現することが
出来る。
ードの場合はリードアドレスレジスタ９を用い
て、また、ライトの場合はライトアドレスレジス
タ８を用いて、別々にアドレス指定することが可
能である。そして、リードアドレスレジスタ９は
常に、現PSWの命令アドレスとなり得る最も新
らしく格納された命令アドレスの領域を示すよう
に制御される。デユアルポートランダムアクセス
メモリを使用したこのような構成の回路によれ
ば、単にランダムアクセスメモリを用いて構成し
たものに比してより高速な制御を実現することが
出来る。
(6) 発明の効果
以上説明したように本発明によれば、従来必要
であつた命令アドレスレジスタとリトライレジス
タを設けること無く回路を構成出来る利点があ
る。これらのレジスタはそれぞれ相当量のハード
ウエアを必要とするものであるから本発明によれ
ば少ない量のハードウエアで装置を実現出来るの
で効果は大である。
であつた命令アドレスレジスタとリトライレジス
タを設けること無く回路を構成出来る利点があ
る。これらのレジスタはそれぞれ相当量のハード
ウエアを必要とするものであるから本発明によれ
ば少ない量のハードウエアで装置を実現出来るの
で効果は大である。
また、本発明においては、メモリとしてデユア
ルポートランダムアクセスメモリを用いているの
で、リードの場合とライトの場合とで、別々にア
ドレスを指定してアクセスすることができるか
ら、非常に高速な制御を実現することができる利
点がある。
ルポートランダムアクセスメモリを用いているの
で、リードの場合とライトの場合とで、別々にア
ドレスを指定してアクセスすることができるか
ら、非常に高速な制御を実現することができる利
点がある。
第１図は、従来のトレース装置周辺の回路を示
すブロツク図、第２図は本発明の１実施例を示す
ブロツク図である。 １，１０……ポインタレジスタ、２……＋１回
路、３，３′……加算回路、４……命令アドレス
レジスタ、５……リトライレジスタ、６……ラン
ダムアクセスメモリ、７……デユアルポートラン
ダムアクセスメモリ、８……ライトアドレスレジ
スタ、９……リードアドレスレジスタ、１１……
±１回路、セレクタ……１２。
すブロツク図、第２図は本発明の１実施例を示す
ブロツク図である。 １，１０……ポインタレジスタ、２……＋１回
路、３，３′……加算回路、４……命令アドレス
レジスタ、５……リトライレジスタ、６……ラン
ダムアクセスメモリ、７……デユアルポートラン
ダムアクセスメモリ、８……ライトアドレスレジ
スタ、９……リードアドレスレジスタ、１１……
±１回路、セレクタ……１２。
Claims (1)
- 【特許請求の範囲】 １ 実行した命令のアドレスを履歴情報として記
憶するデユアルポートランダムアクセスメモリ
と、命令の先頭アドレス値を該デユアルポートラ
ンダムアクセスメモリに書き込む手段と、 該デユアルポートランダムアクセスメモリから
命令の先頭アドレス値を読み出す手段と、 上記デユアルポートランダムアクセスメモリか
ら読み出した命令の先頭アドレス値に該先頭アド
レス値で示される命令の命令長を加えた値を該デ
ユアルポートランダムアクセスメモリの前記先頭
アドレス値を読み出した領域の次の領域に書き込
む手段とを備え、 最も新らしく格納した命令の先頭アドレス値、
および直前にアクセスした命令の先頭アドレス値
を、次の命令アドレスおよびリトライアドレスと
して使用することを特徴とする命令アドレス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221495A JPS60114944A (ja) | 1983-11-25 | 1983-11-25 | 命令アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221495A JPS60114944A (ja) | 1983-11-25 | 1983-11-25 | 命令アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60114944A JPS60114944A (ja) | 1985-06-21 |
| JPH0454257B2 true JPH0454257B2 (ja) | 1992-08-28 |
Family
ID=16767602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221495A Granted JPS60114944A (ja) | 1983-11-25 | 1983-11-25 | 命令アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114944A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50725A (ja) * | 1973-05-04 | 1975-01-07 | ||
| JPS5794851A (en) * | 1980-12-03 | 1982-06-12 | Fujitsu Ltd | Instruction fetch control system |
-
1983
- 1983-11-25 JP JP58221495A patent/JPS60114944A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60114944A (ja) | 1985-06-21 |
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