JPH02277155A - バス管理装置 - Google Patents
バス管理装置Info
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- JPH02277155A JPH02277155A JP9741389A JP9741389A JPH02277155A JP H02277155 A JPH02277155 A JP H02277155A JP 9741389 A JP9741389 A JP 9741389A JP 9741389 A JP9741389 A JP 9741389A JP H02277155 A JPH02277155 A JP H02277155A
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- Japan
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- signal
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- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のモジュールをそれと同数のバスを介して
相互に接続すると共に各モジュールのバスの使用を管理
するバス管理装置に関する。
相互に接続すると共に各モジュールのバスの使用を管理
するバス管理装置に関する。
第４図はこの種のバス管理装置を含むシステムの一例を
表わす図である。
表わす図である。
主制御装置であるＭＰＵ１００とバス管理装置に具備さ
れるバスアービタ２００とはＭＰＵバス１２０で接続さ
れ、第１の制御装置である回線制御装置３００とバスア
ービタ２００とはＬＳＩバス３２０で接続され、第２の
制御装置であるＲＡＭ４００とバスアービタ２００とは
ＲＡＭバス４２０で接続されている。また、ＭＰＵ１０
０トバスアービタ２００トノ間はさらに、ＭＰＵ１００
側からバスの使用を要求するバス要求信号１４０とそれ
に対する答えであるアクセス許可信号１６０とがやりと
りされる様に接続されており、回線制御ＬＳＩ３００と
バスアービタ２００との間はさらに回線制御ＬＳＩ３０
０側からバスの使用を要求するバス要求信号３４０とそ
れに対する答えであるアクセス許可信号３６０とがやり
とりされる様に接続されている。
れるバスアービタ２００とはＭＰＵバス１２０で接続さ
れ、第１の制御装置である回線制御装置３００とバスア
ービタ２００とはＬＳＩバス３２０で接続され、第２の
制御装置であるＲＡＭ４００とバスアービタ２００とは
ＲＡＭバス４２０で接続されている。また、ＭＰＵ１０
０トバスアービタ２００トノ間はさらに、ＭＰＵ１００
側からバスの使用を要求するバス要求信号１４０とそれ
に対する答えであるアクセス許可信号１６０とがやりと
りされる様に接続されており、回線制御ＬＳＩ３００と
バスアービタ２００との間はさらに回線制御ＬＳＩ３０
０側からバスの使用を要求するバス要求信号３４０とそ
れに対する答えであるアクセス許可信号３６０とがやり
とりされる様に接続されている。
ＭＰＵ１００はバスを介して回線制御ＬＳＩ３００およ
びＲＡＭ４００をアクセスすることが可能である。 Ｍ
ＰＵ１００が回線制御ＬＳＩ３００またはＲＡＭ４００
をアクセスする際には、まずバス要求信号１４０を有効
にしアクセス許可信号１６０が返ってきたら破線Ａまた
はＣで表わされる様にアクセスを開始する。
びＲＡＭ４００をアクセスすることが可能である。 Ｍ
ＰＵ１００が回線制御ＬＳＩ３００またはＲＡＭ４００
をアクセスする際には、まずバス要求信号１４０を有効
にしアクセス許可信号１６０が返ってきたら破線Ａまた
はＣで表わされる様にアクセスを開始する。
回線制御ＬＳＩ３００はバスを介してＲＡＭ４００をア
クセスすることが可能である０回線制御ＬＳＩ３００が
ＲＡＭ４０Ｇをアクセスする際には、バス要求信号３４
０を有効にしアクセス許可信号３６０が返ってきたら破
、線Ｂで表わされる様にアクセスを開始する。
クセスすることが可能である０回線制御ＬＳＩ３００が
ＲＡＭ４０Ｇをアクセスする際には、バス要求信号３４
０を有効にしアクセス許可信号３６０が返ってきたら破
、線Ｂで表わされる様にアクセスを開始する。
バスアービタ２００は基本クロックに同期して各モジュ
ールからのバス要求信号をサンプリングし、同時に２以
上のモジュールからのバス要求信号があればそれらの優
先度を判定して最も優先度の高いモジュールへ向けてア
クセス許可信号を出す。
ールからのバス要求信号をサンプリングし、同時に２以
上のモジュールからのバス要求信号があればそれらの優
先度を判定して最も優先度の高いモジュールへ向けてア
クセス許可信号を出す。
例えばＭＰＵ１００と回線制御ＬＳＩ３００から同時に
バス要求信号１４０ 、３４０が入力されていれば、優
先度の高いＭｐｕｔｏｏに対するアクセス許可信号１６
０を有効にし、ＮＰＵｌｏｏのバスの使用が終った後に
回線制御ＬＳＩ３００に対するアクセス許可信号３６０
を有効にする。
バス要求信号１４０ 、３４０が入力されていれば、優
先度の高いＭｐｕｔｏｏに対するアクセス許可信号１６
０を有効にし、ＮＰＵｌｏｏのバスの使用が終った後に
回線制御ＬＳＩ３００に対するアクセス許可信号３６０
を有効にする。
システム全体の動きとして、ＭＰＵ１００が回線制御Ｌ
ＳＩ３００を介してシステム外へデータを送出する場合
とシステム外からデータを受は取る場合を説明する。デ
ータ送出の際にはまずＭＰｔｌｌＯＯが前述の順序でバ
ス使用権を獲得し、回線制御ＬＳＩ３００に対してバス
１２０ 、３２０を介して指令する０回線制御ＬＳＩ３
００はそれを受けて同様に前述の順序でバスの使用権を
獲得し、ＲＡＭ４００内のデータをバス４２０ 、３２
０を介して読み出し外部へ送出する０回線制御ＬＳＩ３
００がデータ受信を開始するとまず前述の順序でバスの
使用権を獲得し、受信したデータをバス３２０ 、４２
０を介してＲＡＭ４００へ格納する。
ＳＩ３００を介してシステム外へデータを送出する場合
とシステム外からデータを受は取る場合を説明する。デ
ータ送出の際にはまずＭＰｔｌｌＯＯが前述の順序でバ
ス使用権を獲得し、回線制御ＬＳＩ３００に対してバス
１２０ 、３２０を介して指令する０回線制御ＬＳＩ３
００はそれを受けて同様に前述の順序でバスの使用権を
獲得し、ＲＡＭ４００内のデータをバス４２０ 、３２
０を介して読み出し外部へ送出する０回線制御ＬＳＩ３
００がデータ受信を開始するとまず前述の順序でバスの
使用権を獲得し、受信したデータをバス３２０ 、４２
０を介してＲＡＭ４００へ格納する。
前述した様に、バスアーとり２００はバス要求信、号の
サンプリングから優先度の判定およびアクセス許可信号
の出力までの過程を基本クロックに同期してシーケンシ
ャルに行なう、このクロックは通常１０ＭＨｚ程度であ
り、全体で数クロック分の時間を要する。したがって高
速動作を要求されるシステムではこの時間がネックとな
って全体の動作速度が抑えられるという問題があった。
サンプリングから優先度の判定およびアクセス許可信号
の出力までの過程を基本クロックに同期してシーケンシ
ャルに行なう、このクロックは通常１０ＭＨｚ程度であ
り、全体で数クロック分の時間を要する。したがって高
速動作を要求されるシステムではこの時間がネックとな
って全体の動作速度が抑えられるという問題があった。
したがって本発明の目的は、バス要求信号の発生から許
可信号の出力までの処理を従来よりも高速に達成するこ
との可能なバス管理装置を提案することにある。
可信号の出力までの処理を従来よりも高速に達成するこ
との可能なバス管理装置を提案することにある。
第１図は本発明のバス管理装置を表わす原理構成図であ
る０図において、本発明のバス管理装置は、マスタ動作
を行なう主制御装置１０、マスタおよびスレーブ動作を
行なう第１の制御装置３０、およびスレーブ動作を行な
う第２の制御装置４０、を含む複数のモジュール１０
、３０ 、４０を同数のバス！２ 、３２ 、４２を介
して相互に接続し、マスタとなるモジュール１０ 、３
０からのバス要求信号１４ 、３４を調停してそれぞれ
に向けてアクセス許可信号１８．３６を送出するバスア
ービタ２０を具備するバス管理装置において、該主制御
、装置１０のバス要求信号１４と該第１の制御装置３０
のバス要求信号３４とが入力に接続され、・出力が該バ
スアービタ２０の該第１の制御装置３０のためのバス要
求信号入力に接続され、該出力は該主制御装置１０のバ
ス要求信号１４が有効でかつ該第１の制御装置３０のバ
ス要求信号３４が無効であるときに無効となり、該主制
御装置１０のバス要求信号１４が無効であるときに有効
となる制ｆ＃回１２５と、該第１の制御装置３０のバス
要求信号３４と該バスアービタ２０の該第１の制御装置
３０のためのアクセス許可信号３６とが入力に接続され
、出力が該第１の制御装置３０のアクセス許可信号入力
に接続されたＡＮＤ回路２６とを具備することを特徴と
するものである。
る０図において、本発明のバス管理装置は、マスタ動作
を行なう主制御装置１０、マスタおよびスレーブ動作を
行なう第１の制御装置３０、およびスレーブ動作を行な
う第２の制御装置４０、を含む複数のモジュール１０
、３０ 、４０を同数のバス！２ 、３２ 、４２を介
して相互に接続し、マスタとなるモジュール１０ 、３
０からのバス要求信号１４ 、３４を調停してそれぞれ
に向けてアクセス許可信号１８．３６を送出するバスア
ービタ２０を具備するバス管理装置において、該主制御
、装置１０のバス要求信号１４と該第１の制御装置３０
のバス要求信号３４とが入力に接続され、・出力が該バ
スアービタ２０の該第１の制御装置３０のためのバス要
求信号入力に接続され、該出力は該主制御装置１０のバ
ス要求信号１４が有効でかつ該第１の制御装置３０のバ
ス要求信号３４が無効であるときに無効となり、該主制
御装置１０のバス要求信号１４が無効であるときに有効
となる制ｆ＃回１２５と、該第１の制御装置３０のバス
要求信号３４と該バスアービタ２０の該第１の制御装置
３０のためのアクセス許可信号３６とが入力に接続され
、出力が該第１の制御装置３０のアクセス許可信号入力
に接続されたＡＮＤ回路２６とを具備することを特徴と
するものである。
主制御装置１０がバス要求信号を出力すると制御回路２
５の出力は無効となりしたがってバスアービタ２０が出
力する第１の制御装置３０のためのアクセス許可信号３
６は無効となり、アクセス許可信号３６のこの状態は主
制御装置ｌＯがバスの使用を終えるまで持続する。主制
御装置１０がバスの使用を終えると、制御回路２５の出
力は有効となり、したがってアクセス許可信号３６も有
効となる。しかしＡＮＤ回路２６の他方の入力すなわち
第１の制御装置３０のバス要求信号３４が有効でなけれ
ばＡＮＤ回路２６の出力は有効ではなく、したがって第
１の制御装置３０にとってはアクセス許可信号は有効と
なっていない。
５の出力は無効となりしたがってバスアービタ２０が出
力する第１の制御装置３０のためのアクセス許可信号３
６は無効となり、アクセス許可信号３６のこの状態は主
制御装置ｌＯがバスの使用を終えるまで持続する。主制
御装置１０がバスの使用を終えると、制御回路２５の出
力は有効となり、したがってアクセス許可信号３６も有
効となる。しかしＡＮＤ回路２６の他方の入力すなわち
第１の制御装置３０のバス要求信号３４が有効でなけれ
ばＡＮＤ回路２６の出力は有効ではなく、したがって第
１の制御装置３０にとってはアクセス許可信号は有効と
なっていない。
この状態で第１の制御装置３０がバス要求信号３４を有
効にすれば、ゲートの遅延時間程度の遅れでＡＮＤ回路
２６の出力は有効となり、ただちにアクセス許可信号が
第１の制御装置３０へ入力される。
効にすれば、ゲートの遅延時間程度の遅れでＡＮＤ回路
２６の出力は有効となり、ただちにアクセス許可信号が
第１の制御装置３０へ入力される。
第２図は本発明に係るバス管理装置の一実施例を表わす
回路ブロック図である。
回路ブロック図である。
第４図と同一の構成要素には同一の参照番号を付し、そ
の説明を一部省略する。
の説明を一部省略する。
ＭＰＵ１００からのバス要求信号１４０は第４図と同様
にバスアービタ２００へ入力されると共に制御回路２５
（第１図）を実現するフリップフロップ２５０、ＯＲゲ
ート２５２、ＡＮＤゲート２５４、およびインバータ２
５８ 、２５８で構成される回路へ入力される・。
にバスアービタ２００へ入力されると共に制御回路２５
（第１図）を実現するフリップフロップ２５０、ＯＲゲ
ート２５２、ＡＮＤゲート２５４、およびインバータ２
５８ 、２５８で構成される回路へ入力される・。
回線制御ＬＳＩからのバス要求信号３４２は３４０（第
４図）とは異なり、前述の回路へ入力され、その出力す
なわちフリップフロップ２５０の出力がバスアービタ２
００へ回線制御ＬＳＩ３００からのバス要求信号として
入力される。バスアービタ２００から回線制御ＬＳ［３
００へ向けて出力されるアクセス許可信号３６２は３６
０（第４図）と異なり、ＡＮＤゲート２６０へ入力され
その出力が回線制御ＬＳＩ３００へアクセス許可信号と
して入力される０回線制御ＬＳＩ３００のバス要求信号
３４２はＡＮＤゲート２８０の他方の入力にも接続され
ている。
４図）とは異なり、前述の回路へ入力され、その出力す
なわちフリップフロップ２５０の出力がバスアービタ２
００へ回線制御ＬＳＩ３００からのバス要求信号として
入力される。バスアービタ２００から回線制御ＬＳ［３
００へ向けて出力されるアクセス許可信号３６２は３６
０（第４図）と異なり、ＡＮＤゲート２６０へ入力され
その出力が回線制御ＬＳＩ３００へアクセス許可信号と
して入力される０回線制御ＬＳＩ３００のバス要求信号
３４２はＡＮＤゲート２８０の他方の入力にも接続され
ている。
フリップフロップ２５０、ＯＲゲート２５２、ＡＮＤゲ
ート２５４、およびインバータ２５６ 、２５８で構成
される回路の詳細な構成について説明する。 ＭＰＵ
１００からのバス要求信号１４０はインバータ２５８で
論理反転されてＯＲゲート２５２の入力の一方へ入力さ
れると共に、ＡＮＤゲート２５４の入力の一方へも接続
されている。ＡＮＤゲート２５４の入力の他方には回線
制（ｉ１ＬｓＩ３００からのバス要求信号３４２をイン
バータ２５６で論理反転したものが入力されている。Ｏ
Ｒゲート２５２の他方の入力にはリセット信号が接続さ
れている。フリップフロップ２５０のセット入力にはＯ
Ｒゲート２５２の出力が、リセット入力にはＡＮＤゲー
ト２５４の出力が接続されている。
ート２５４、およびインバータ２５６ 、２５８で構成
される回路の詳細な構成について説明する。 ＭＰＵ
１００からのバス要求信号１４０はインバータ２５８で
論理反転されてＯＲゲート２５２の入力の一方へ入力さ
れると共に、ＡＮＤゲート２５４の入力の一方へも接続
されている。ＡＮＤゲート２５４の入力の他方には回線
制（ｉ１ＬｓＩ３００からのバス要求信号３４２をイン
バータ２５６で論理反転したものが入力されている。Ｏ
Ｒゲート２５２の他方の入力にはリセット信号が接続さ
れている。フリップフロップ２５０のセット入力にはＯ
Ｒゲート２５２の出力が、リセット入力にはＡＮＤゲー
ト２５４の出力が接続されている。
第３図は第２図の装置の動作を説明するための図である
。第２図中Ａ−Ｆの記号で示す個所の信号の状態をそれ
ぞれ（Ａ）〜（Ｆ）ｉに示している。
。第２図中Ａ−Ｆの記号で示す個所の信号の状態をそれ
ぞれ（Ａ）〜（Ｆ）ｉに示している。
以下に第２図および第３図を参照して本発明の一実施例
の動作を説明する。初期において、リセット信号ＡがＨ
レベルになるとＯＲゲート２５２の出力はＨレベルにな
るのでフリップフロップ２５０の出力ＢはＨレベルとな
りこれがバスアービタ２００へ回線制御ＬＳＩ３００か
らのバス要求信号として入力される。このときまだＭＰ
Ｕ１００からのバス要求信号１４０（（Ｆ）欄）がＨレ
ベルになっていないので、バスアービタ２００は回線制
御ＬＳ１３００へ向けてアクセス許可信号３６２をＨレ
ベルにする（（Ｃ）！＞。この状態で回線制御ｊＬｓＩ
３００がバス要求信号３４２をＨレベルにするとく（Ｄ
）欄）、直ちにＡＮＤゲート２６０の出力はＨレベルと
なり（（Ｅ）欄）、回線制御ＬＳＩ３００ヘアクセス許
可１．′：号として返される。その後、ＭＰＵ１００が
アクセス要求信号１４０をＨレベルにすると（（Ｆ）欄
）、それがＡＮＤゲート２５４の一方へ入力されるが、
回線制御ＬＳＩ３００がバスを使用中でバス要求信号３
４２がＨレベルである限りＡＮＤゲート２５４の他方の
入力はＬレベルであるのでＡＮＤゲート２５４の出力は
変化せず、したがってフリップフロップ２５０の出力も
Ｈレベルのままである（（Ｂ）欄）、その後、回線制御
ＬＳＩ３００によるバスの使用が終了してバス要求信号
３４２がＬレベルになると（（Ｄ）欄）、ただちにＡＮ
Ｄゲートの出力はＬレベル（（Ｅ）欄）になると共にＡ
ＮＤゲート２５４の出力がＨレベルとなってフリップフ
ロップ２５０がリセットされ、その出力はＬレベルとな
る（（Ｂ）欄）、シたがって、その後バスアービタ２０
０は出力３６２をＬレベルとすると共に（（Ｃ）欄）、
ＮＰＵｌｏｏへのアクセス許可信号１８０（第３図には
図示せず）をＨレベルとすることによって、ＮＰＵｌｏ
ｏによるバスの使用が開始される０ＭＰＵ１００による
バスの使用が終了してバス要求信号１４０がＬレベルに
なると（（Ｆ）欄）、インバータ２５８の出力はＨレベ
ルになり、ＯＲゲート２５２の出力がＨレベルとなって
フリップフロップ２５０がセットされ、リセット信号入
力直後の状態に戻る。
の動作を説明する。初期において、リセット信号ＡがＨ
レベルになるとＯＲゲート２５２の出力はＨレベルにな
るのでフリップフロップ２５０の出力ＢはＨレベルとな
りこれがバスアービタ２００へ回線制御ＬＳＩ３００か
らのバス要求信号として入力される。このときまだＭＰ
Ｕ１００からのバス要求信号１４０（（Ｆ）欄）がＨレ
ベルになっていないので、バスアービタ２００は回線制
御ＬＳ１３００へ向けてアクセス許可信号３６２をＨレ
ベルにする（（Ｃ）！＞。この状態で回線制御ｊＬｓＩ
３００がバス要求信号３４２をＨレベルにするとく（Ｄ
）欄）、直ちにＡＮＤゲート２６０の出力はＨレベルと
なり（（Ｅ）欄）、回線制御ＬＳＩ３００ヘアクセス許
可１．′：号として返される。その後、ＭＰＵ１００が
アクセス要求信号１４０をＨレベルにすると（（Ｆ）欄
）、それがＡＮＤゲート２５４の一方へ入力されるが、
回線制御ＬＳＩ３００がバスを使用中でバス要求信号３
４２がＨレベルである限りＡＮＤゲート２５４の他方の
入力はＬレベルであるのでＡＮＤゲート２５４の出力は
変化せず、したがってフリップフロップ２５０の出力も
Ｈレベルのままである（（Ｂ）欄）、その後、回線制御
ＬＳＩ３００によるバスの使用が終了してバス要求信号
３４２がＬレベルになると（（Ｄ）欄）、ただちにＡＮ
Ｄゲートの出力はＬレベル（（Ｅ）欄）になると共にＡ
ＮＤゲート２５４の出力がＨレベルとなってフリップフ
ロップ２５０がリセットされ、その出力はＬレベルとな
る（（Ｂ）欄）、シたがって、その後バスアービタ２０
０は出力３６２をＬレベルとすると共に（（Ｃ）欄）、
ＮＰＵｌｏｏへのアクセス許可信号１８０（第３図には
図示せず）をＨレベルとすることによって、ＮＰＵｌｏ
ｏによるバスの使用が開始される０ＭＰＵ１００による
バスの使用が終了してバス要求信号１４０がＬレベルに
なると（（Ｆ）欄）、インバータ２５８の出力はＨレベ
ルになり、ＯＲゲート２５２の出力がＨレベルとなって
フリップフロップ２５０がセットされ、リセット信号入
力直後の状態に戻る。
一般に、ＭＰＵ１００が回線制御ＬＳＩ３００をアクセ
スするのは、ＬＳＩの初期化、起動、停止などの一時的
なものであり、通常はＭＰＵ１００がＬＳＩバス３２０
を使用する頻度が低い、したがって通常はフリップフロ
ップ２５０の出力はＨレベルに保たれるので、回線制御
ＬＳＩ３００はバスアービタ２００の動作時間に影響さ
れずに高速で動作することができる。
スするのは、ＬＳＩの初期化、起動、停止などの一時的
なものであり、通常はＭＰＵ１００がＬＳＩバス３２０
を使用する頻度が低い、したがって通常はフリップフロ
ップ２５０の出力はＨレベルに保たれるので、回線制御
ＬＳＩ３００はバスアービタ２００の動作時間に影響さ
れずに高速で動作することができる。
以上述べてきたように本発明によれば、バス要求信号の
入力からアクセス許可信号の出力までの時間をゲートの
遅延時間程度にすることの可能なバス管理装置が提供さ
れる。
入力からアクセス許可信号の出力までの時間をゲートの
遅延時間程度にすることの可能なバス管理装置が提供さ
れる。
第１図は本発明の原理構成を表わすブロック図、第２図
は本発明の一実施例を表わす回路ブロック図、 第３図は第２図の回路の動作を表わすフローチャート、 第４図は従来のバス管理回路を表わす図。 図において、 １２ 、３２ 、４２ 、１２０ 、３２０ 、４２０
・・・バス、１４ 、３４ 、１４０ 、３４０ 、３
４２・・・バス要求信号、１６ 、３６ 、１６０ 、
３６０ 、３６２・・・アクセス許可信号。
は本発明の一実施例を表わす回路ブロック図、 第３図は第２図の回路の動作を表わすフローチャート、 第４図は従来のバス管理回路を表わす図。 図において、 １２ 、３２ 、４２ 、１２０ 、３２０ 、４２０
・・・バス、１４ 、３４ 、１４０ 、３４０ 、３
４２・・・バス要求信号、１６ 、３６ 、１６０ 、
３６０ 、３６２・・・アクセス許可信号。
Claims (1)
- 【特許請求の範囲】 １、マスタ動作を行なう主制御装置（１０）、マスタお
よびスレーブ動作を行なう第１の制御装置（３０）、お
よびスレーブ動作を行なう第２の制御装置（４０）、を
含む複数のモジュール（１０、３０、４０）を同数のバ
ス（１２、３２、４２）を介して相互に接続し、マスタ
となるモジュール（１０、３０）からのバス要求信号（
１４、３４）を調停してそれぞれに向けてアクセス許可
信号（１６、３６）を送出するバスアービタ（２０）を
具備するバス管理装置において、 該主制御装置（１０）のバス要求信号（１４）と該第１
の制御装置（３０）のバス要求信号（３４）とが入力に
接続され、出力が該バスアービタ（２０）の該第１の制
御装置（３０）のためのバス要求信号入力に接続され、
その出力は該主制御装置（１０）のバス要求信号（１４
）が有効でかつ該第１の制御装置（３０）のバス要求信
号（３４）が無効であるときに無効となり、該主制御装
置（１０）のバス要求信号（１４）が無効であるときに
有効となる制御回路（２５）と、 該第１の制御装置（３０）のバス要求信号（３４）と該
バスアービタ（２０）の該第１の制御装置（３０）のた
めのアクセス許可信号（３６）とが入力に接続され、出
力が該第１の制御装置（３０）のアクセス許可信号入力
に接続されたＡＮＤ回路（２６）とを具備することを特
徴とするバス管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9741389A JPH02277155A (ja) | 1989-04-19 | 1989-04-19 | バス管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9741389A JPH02277155A (ja) | 1989-04-19 | 1989-04-19 | バス管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02277155A true JPH02277155A (ja) | 1990-11-13 |
Family
ID=14191791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9741389A Pending JPH02277155A (ja) | 1989-04-19 | 1989-04-19 | バス管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02277155A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53146550A (en) * | 1977-05-27 | 1978-12-20 | Nippon Telegr & Teleph Corp <Ntt> | Conflict circuit |
| JPS5748125A (en) * | 1980-09-05 | 1982-03-19 | Nec Corp | Channel device |
| JPS6019269A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | 高速デ−タ転送方式 |
| JPS63186354A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | バスアクセスの調停回路 |
-
1989
- 1989-04-19 JP JP9741389A patent/JPH02277155A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS53146550A (en) * | 1977-05-27 | 1978-12-20 | Nippon Telegr & Teleph Corp <Ntt> | Conflict circuit |
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