JPH04268938A - データ処理装置およびメモリコントローラ - Google Patents

データ処理装置およびメモリコントローラ

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JPH04268938A
JPH04268938A JP3282051A JP28205191A JPH04268938A JP H04268938 A JPH04268938 A JP H04268938A JP 3282051 A JP3282051 A JP 3282051A JP 28205191 A JP28205191 A JP 28205191A JP H04268938 A JPH04268938 A JP H04268938A
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bus
memory
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ワン、リン、リュン
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Leslie F Mcdermott
リスリー、フェリス、マクダーモット
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理に関し、より
詳細には、Ｉ／Ｏバースト転送とロックセマフォー動作
の両方に使用可能なバースト信号ラインを備えた拡張バ
スを含む多重プロセッサシステムおよびそのようなシス
テムで使用可能なメモリコントローラに関する。
【０００２】
【従来の技術】多重プロセッサシステムは信頼性のある
通信を行うため指定されたメモリ位置またはレジスタに
記憶されたセマフォーを用いることによりメモリのよう
な資源を共用する。セマフォーロック動作のプロトコル
はこの共用資源のアクセスに用いられる。そのようなプ
ロトコルはビットテストアンドセット命令のようなビッ
トテストおよび変化命令を従えたロックプレフィックス
命令の使用を含んでいる。そのような命令のシーケンス
により、活性ＬＯＣＫ信号が発生される。この信号は他
のプロセッサまたはバスマスタによる共用資源へのアク
セスを阻止するために用いられる。ＬＯＣＫが活性であ
る間に次のビットテストアンドセット命令がそのセマフ
ォーをアクセスしてそのようなビットが非ビジー状態か
らビジー状態にセットされうるようにする。このプロセ
ッサは次に共用資源にアクセス出来る。セマフォービッ
トがビジーであれば、要求を出すプロセッサはそのビッ
トが共用資源のアクセス前に非ビジー状態にセットされ
るまで待機しなくてはならない。バスのロックは２以上
のリクエスタがそのセマフォーの使用に割込まないよう
にする。
【０００３】現在、市販のＩＢＭ　　ＰＳ／２パーソナ
ルコンピュータの内の或るモデルは１つのポートでプロ
セッサに接続され、他のポートで、周知のマイクロチャ
ンネルにアーキテクチャ（ＩＢＭ，ＰＳ／２，マイクロ
チャンネルはＩＢＭ社の商品名）にもとづき設計された
拡張バスに接続されるデュアルポートメモリを使用する
。 そのようなアーキテクチャ２はバス（ＭＣバス）はプロ
セッサＬＯＣＫ信号の伝送用のロックラインは有してい
ない。しかしながら、そのようなバスはＢＵＲＳＴ信号
ラインを有しており、このラインはバスがバースト転送
を行うことが出来るようにするものであり、このバース
ト転送ではＢＵＲＳＴ信号が活性である限りバスユーザ
に次のバスサイクルの使用が許可される。本発明はその
ようなシステムを改善し、ＢＵＲＳＴ信号がバースト転
送とロックセマフォー動作の両方に使用しうるようにす
るものである。
【０００４】本発明に関連する従来の技術は米国特許第
４８０５１０６号明細書に記載されているものである。 これはセマフォー動作専用のバス読取／書込／変更信号
ラインを用いるものである。これに対し、本発明は専用
のバスロックラインを必要とせず、Ｉ／Ｏバースト転送
に加えてセマフォー動作を行うめたにバスＢＵＲＳＴ信
号ラインを用いる。更に本発明は局所プロセッサが、セ
マフォーがアクセスされている間にそのセマフォーによ
り制御されるメモリをアクセスしうるようにする。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＭＣ
バスを含む新規な多重データ処理装置を提供すると共に
ＭＣバス上のＢＵＲＳＴ信号ラインを用いてロックライ
ンを付加することなくロックセマフォー機能を与えるこ
とである。
【０００６】本発明の他の目的はＭＣバスを有する多重
プロセッサシステムにおいて用いる新規なメモリコント
ローラを提供することである。
【０００７】本発明の他の目的は、遠隔プロセッサが局
所メモリにおけるセマフォーをアクセスしている間に、
局所プロセッサがそのような局所メモリを同時にアクセ
スしうるようにすることである。
【０００８】本発明の更に他の目的は、１つのポートが
局所メモリに接続され、他のポートが遠隔プロセッサに
接続されたバスに接続されるデュアルポートメモリを通
じてアクセスされる少くとも１個の局所メモリを有し、
局所プロセッサが同時にその局所メモリをアクセス出来
る間に遠隔プロセッサがその局所メモリでのセマフォー
動作を行うことが出来る、多重プロセッサシステムを提
供することである。
【０００９】更に他の目的は、遠隔プロセッサからのＬ
ＯＣＫ信号がロックラインを有さないバスでＢＵＲＳＴ
信号に変換され、それにより遠隔プロセッサが局所メモ
リでセマフォー動作を行うことが出来るようにする多重
プロセッサシステムを提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、局所プ
ロセッサがこのデュアルポートメモリコントローラの一
方のポートに接続される。ＢＵＲＳＴ信号ラインを有す
るバスが他方のポートに接続される。このメモリコント
ローラは局所メモリへのアクセスを制御する。遠隔プロ
セッサは遠隔プロセッサからのＬＯＣＫ信号をバスＢＵ
ＲＳＴ信号に変換することにより局所メモリに記憶され
たセマフォーでセマフォー動作を行うことが出来、この
ＢＵＲＳＴ信号はある期間、活性とされた遠隔プロセッ
サがセマフォーを読取って変更しうるようにする。セマ
フォー動作が行われている間に局所プロセッサは局所メ
モリをアクセスしうる。
【００１１】更に本発明によれば、メモリコントローラ
がプロセッサ、メモリおよびＭＣバスに接続されてその
メモリ内のセマフォーについて、そのバスを介してアク
セスしうる遠隔位置でロックセマフォー動作を制御する
。このコントローラは局所メモリへのアクセスを制御す
る手段、およびプロセッサＬＯＣＫ信号を遠隔セマフォ
ーをアクセスするためのＢＵＲＳＴ信号に変換するロジ
ックを含むものとする。
【００１２】
【実施例】図面、特に図１において、データ処理装置は
システムバス１２によりデュアルポートメモリコントロ
ーラ１４の一方のポートに接続されるプロセッサ１０を
含んでいる。このコントローラ１４は更にメモリバス１
６によりメモリ１８に接続される。コントローラ１４の
他方のポートは前述のマイクロチャンネル（ＭＣ）アー
キテクチャにもとづき設計されたＭＣバス２０に接続さ
れる。第２のプロセッサ２２がシステムバス２４により
デュアルポートメモリコントローラ２６の一方のポート
に接続される。このコントローラ２６の他方のポートは
バス２０に接続される。コントローラ２６は更にメモリ
バス２８によりメモリ３０に接続される。第３のプロセ
ッサ３４がシステムバス３９によりチャンネルインター
フェースユニット３７に接続される。このユニット３７
はＭＣバス２０に接続される。第３のメモリ３２はバス
３５によりメモリコントローラ３３に接続される。コン
トローラ３３はまたＭＣバス２０に接続される。この多
重プロセッサシステムの構成は本発明を例示するために
選ばれたものであり、他の構成としてもよい。
【００１３】メモリコントローラ１４および２６は、Ｍ
Ｃバス２０のバーストラインを周知のＩ／Ｏバースト転
送に使用しうるようにする標準部分を含んでいるが、そ
れらは周知のものであるから省略する。しかしながら、
それらコントローラは後述するように本発明により変更
されている。図示のデータ処理装置の他の部分は周知の
原理により構成されており、好適には市販の装置により
構成され、その詳細は本発明の理解には不要であるため
省略する。データ処理装置に共通に含まれる多くのポー
ト、Ｉ／Ｏおよび他の装置は例示の便宜上省略してある
。
【００１４】要するにこのデータ処理装置は３個のプロ
セッサ１０，２２，３４および３個のメモリ１８，３２
，３０を含んでいる。プロセッサ２２はその「局所」コ
ントローラ２６を介してメモリバス３０に、そしてＭＣ
バス２０を介してメモリ１８，３２にアクセスしうる。 更にプロセッサ１０はその「局所」コントローラ１４を
介してメモリ１８に、そしてＭＣバス２０を介してメモ
リ３０，３２にアクセスしうる。プロセッサ３４はＭＣ
バス２０を介してメモリ１８，３０，３２にアクセスし
うる。
【００１５】メモリ３０はプロセッサバス２４を介して
プロセッサ２２により、そしてＭＣバス２０を介してプ
ロセッサ１０または３４によりアクセス可能な共用資源
である。プロセッサ２２とメモリ３０は互いに「局所」
とみることが出来、他のプロセッサおよびメモリは介在
するＭＣバス２０により、「遠隔」とみることが出来る
。プロセッサ２２とメモリ３０は他のプロセッサとメモ
リに対しては「遠隔」とみることが出来る。図２に示す
ように、バス２４，２８，２０は夫々アドレスとデータ
の伝送のための添字「Ａ」を付したアドレスバスと添字
「Ｄ」を付したデータバスを含む。バスセレクタ回路３
８，４０は夫々プロセッサ２２とＭＣバス２０からのデ
ータとアドレスの伝送を制御するためにこれらのバスを
分離する。データがプロセッサ２２とメモリ３０の間で
転送されるとき、それはバス２４Ｄと２８Ｄに添って行
われる。データがプロセッサ２２とＭＣバス２０の間で
転送中のとき、それはバス２４Ｄと２０Ｄを介して行わ
れる。データがメモリ３０とＭＣバス２０の間で転送中
のときはバス２０Ｄと２８Ｄが用いられる。アドレスは
プロセッサ２２からメモリ３０へ、アドレスバス２４Ａ
と２８Ａを介して送られ、ＭＣバス２０からはバス２０
Ａと２８Ａを介して送られる。
【００１６】メモリ３０はバス４２に接続され、メモリ
３０内のアドレスの範囲を示すアドレス範囲信号を出す
。この信号は比較／同期装置（Ｃ／Ｓ）４４と４６に送
られる。Ｃ／Ｓ４４は更にアドレスバス２４Ａに接続さ
れて、バス２４Ａの有効アドレス信号とバス４２上の有
効アドレス範囲信号とに応じてライン４８に活性信号Ｐ
Ｕ　　ＣＯＭＰを生じさせる。このライン４８はメモリ
アービタ５０およびインバータ６６の各入力端子に接続
される。信号ＰＵ　　ＣＯＭＰはプロセッサ２２からの
アドレスがメモリ３０内にあることを示す。Ｃ／Ｓ４６
はＭＣアドレスバス２０Ａに接続され、バス２０Ａのア
ドレスがバス４２上のアドレスの範囲内のときライン５
２に活性ＭＣ　　ＣＯＭＰ信号を出す。Ｃ／Ｓ４６はバ
ス２０の制御ライン２０ｃにも接続されＭＣ　　ＣＯＭ
Ｐ信号の発生をＭＣバスのタイミングに同期化する。信
号ＭＣ　　ＣＯＭＰはＭＣバス２０からのアドレスがメ
モリ３０にあるときを示す。ライン５２もメモリアービ
タ５０の入力端子に接続される。プロセッサはロック動
作のためのＬＯＣＫ信号をライン５４に出す。アービタ
５０は与えられたメモリサイクルについてどのリクエス
タ（プロセッサ２２またはＭＣバス２０）にメモリ３０
へのアクセスが与えるかを決定する。前述のように、Ｍ
Ｃバス２０は「ロック」ラインを有していない。それ故
ロック機能を与えるために、バス２０のＢＵＲＳＴライ
ンがライン７２に接続される。ライン７２はアービタ５
０にも接続され、いずれかの遠隔プロセッサからバス２
０を介して入るロック要求の伝達手段として作用する。 ＭＣバスからのＢＵＲＳＴ信号とバス２０Ａ上のアドレ
スの関連がバスロックセマフォー要求をつくる。アービ
タ５０はライン７４にも接続される。このライン７４は
ＭＣバス２０のチャンネルレディラインについてのチャ
ンネルレディ信号ＣＨＲＤＹを受けてそれを駆動する。
【００１７】局所アービタ６０はプロセッサ２２がＭＣ
バス２０へのアクセスについて調整を行うことが出来る
ようにするために設けられているアービタ６０はＭＣア
ーキテクチャにより局所アービタの要求に合致し、ＭＣ
バス２０の調整信号ライン７８に接続される。調整を行
うためにアービタ６０はライン６２からＬＲＥＱ（ロッ
ク要求）信号を受ける。Ｌ　　ＲＥＱ信号は、ライン５
４からのＬＯＣＫ信号とインバータ６６からの反転ＰＵ
　　ＣＯＭＰ信号を入力とするＡＮＤゲート６４により
発生される。ＬＯＣＫ信号が活性であり、アドレスされ
たセマフォーがメモリ３０になく（その要求がＭＣバス
２０を介して行われねばならないことを示す）、それ故
ＰＵ　　ＣＯＭＰが不活性のとき、ＡＮＤゲート６４は
活性Ｌ　　ＲＥＱ信号を発生する。局所アービタ６０は
次にライン７８を介して調整を行う。バス使用許可によ
り、アービタ６０はライン６８にＢＵＳ　　ＷＯＮ信号
を出し、この信号がＬＯＣＫ信号と共にＡＮＤゲート７
６に送られる。ＡＮＤゲート７６はライン７２を駆動し
、ＭＣバス２０に活性ＢＵＲＳＴ信号を発生し、それに
より遠隔メモリをアクセスするロック要求を行う。これ
に関連して、遠隔セマフォーへの遠隔アドレスもバス２
０を介して送られる。コントローラ２６のロジックはこ
のようにしてＬＯＣＫ信号を遠隔セマフォーについての
ＢＵＲＳＴ信号に変換するについて有効となる。
【００１８】メモリアービタ５０は図３に示すように複
数のＡＮＤゲートとインバータ（Ｉ）を含む。大文字の
信号は当業者には明らかである図示のロジックに従って
そのような回路に入力され、それから出力される。マイ
ナス（−）記号は反転または「不活性」信号を示す。Ａ
ＮＤゲート８０は３個の入力ライン８１，５２，８３と
１本の出力ライン８２を有する。これら入力ラインが同
時にＡＲＢＣＹＣ信号、ＭＣ　　ＣＯＭＰ信号および−
ＢＵＲＳＴ信号を夫々受けたとき、ＡＮＤゲート８０は
ＭＣバス２０を介して入る要求に対しアクセスが許可さ
れたことを示すＭＣ　　ＲＥＱ　　Ｇ信号を出力する。
【００１９】ＡＮＤゲート８０のこの出力信号はインバ
ータ８３で反転されてＡＮＤゲート８４に入る。ＡＮＤ
ゲート８４は同じくライン８１，４８，５４上の入力信
号ＡＲＢ　　ＣＹＣ，ＰＵ　　ＣＯＭＰおよび−ＬＯＣ
Ｋの各信号を受け、それらの同時入力に応じて、プロセ
ッサ２２がメモリ３０へのアクセスを許可されたことを
示す出力信号ＰＵ　　ＲＥＱ　　Ｇをライン８６に出す
。これら許可信号ＭＣ　　ＲＥＱＧとＰＵ　　ＲＥＱ　
　Ｇは非ロックすなわち非セマフォー要求である。
【００２０】ＡＮＤゲート８８の入力ライン７２はバス
２０のＢＵＲＳＴ信号ラインに接続されている。ＡＮＤ
ゲート８８は入力信号ＭＣ　　ＣＯＭＰ，ＡＲＢ　　Ｃ
ＹＣをも受け、それらの同時入力により、後述するよう
に待機および許可信号ＮＯＴ　　ＲＤＹ　　ＴＯ　　Ｍ
ＣおよびＭＣＬ　　ＲＥＱ　　Ｇを発生するために用い
られる出力信号をライン９０に出す。ライン９９はライ
ン７４に接続され、ＭＣバスのチャンネルレディライン
を不活性に駆動してＭＣバスを介してのセマフォー動作
を完了するための時間を与える。ＡＮＤゲート９２はラ
イン８１，４８，５４上の入力信号ＡＲＢ　　ＣＹＣ，
ＰＵ　　ＣＯＭＰおよびＬＯＣＫを受けてライン９４に
出力信号を出し、この出力信号がＡＮＤゲート１０６と
１００に送られる。ＡＮＤゲート１００はライン１０１
上の入力信号ＭＣ　　ＬＯＣＫ　　ＩＮ　　ＰＲＯＧＲ
ＥＳＳを受け、出力ライン１０２に、ＭＣロック動作完
了までメモリ３０に対するロックアクセスを待たねばな
らぬことをプロセッサに示す信号ＮＯＴ　　ＲＤＹ　　
ＴＯ　　ＰＵを出す。
【００２１】ライン１０１はインバータ１０４の入力端
子にも接続され、その出力はＡＮＤゲート１０６に入る
。ＡＮＤゲート１０６は出力ライン１０８を有し、ロッ
ク動作についてプロセッサがメモリにアクセスを許可さ
れたことを示す出力信号ＰＵＬ　　ＲＥＱ　　Ｇを発生
する。ライン１０８はインバータ１１０にも接続され、
このインバータ１１６の出力ラインはＡＮＤゲート１１
２の入力端子に接続される。ＡＮＤゲート１１２はこの
ようにしてＭＣバスからのロック動作要求が許可された
ことを示す出力信号ＭＣ　　Ｌ　　ＲＥＱ　　Ｇを発生
するように動作する。
【００２２】図４において、正の立上りでトリガーされ
るラッチ１２４，１２６，１３２が夫々セットされると
ライン１０１，９６，１３６に出力信号ＭＣ　　ＬＯＣ
Ｋ　　ＩＮ　　ＰＲＯＧＲＥＳＳ，ＰＵ　　ＬＯＣＫ　
　ＩＮ　　ＰＲＯＧＲＥＳＳおよびＭＥＭＯＲＹ　　Ｂ
ＵＳＹを発生する。各ラッチはメモリクロック（図示せ
ず）からのＭＥＭＯＲＹ　　ＣＬＫ信号で駆動される。 ラッチ１２４はそのセット入力端子（Ｓ）でライン１１
４に接続され、ＭＣバスがロック動作について使用を許
可されたときセットされる。ラッチ１２４のリセット入
力端子（Ｒ）はライン１２０に接続されてバースト書込
動作の完了によりＢＵＲＳＴ　　ＷＲＩＴＥ　　ＣＯＭ
ＰＬＥＴＥ信号を受ける。この信号はそのサイクルが終
了したときＭＣバス上の信号からとり出される。ラッチ
１２６のセット入力端子はライン１０８に接続され、プ
ロセッサにアクセスが許可されたときＰＵ　　Ｌ　　Ｒ
ＥＱ　　Ｇ信号を受ける。この信号を受けるとラッチ１
２６はセットされてプロセッサのロック動作が進行中で
あることを示す。この動作の完了により、ラッチ１２６
はライン１２２に信号ＰＵ　　ＷＲＩＴＥ　　ＣＯＭＰ
ＬＥＴＥを受ける。この信号は書込動作の終了時のメモ
リサイクル完了信号の終了で活性化される。
【００２３】ＯＲゲート１２８の出力ライン１３０はラ
ッチ１３２のセット入力端子に接続される。ＯＲゲート
１２８は入力ライン８２，８６，１１４，１０８に接続
されて許可信号を受け、ラッチ１３２を、メモリ３０の
アクセスがプロセッサまたはＭＣバスに対し許可された
ときセットする。セットされると、ライン１３６上のＭ
ＥＭＯＲＹ　　ＢＵＳＹ信号はアービタ５０を再び使用
しうることを示すためにメモリアービタにより使用しう
る。ライン１３６はインバータ１３７に接続され、これ
がライン１３６が不活性のときライン８１上にＡＲＢ　
　ＣＹＣ信号を発生する。ラッチ１３２のリセットライ
ンはライン１３４に接続されてメモリ３０がアクセスま
たはメモリサイクルを完了したときそのメモリからＭＥ
ＭＯＲＹ　　ＣＹＣＬＥ　　ＣＯＭＰＬＥＴＥ信号を受
ける。
【００２４】メモリコントローラ１４（図１）はメモリ
コントローラ２６と同様に構成され動作する。メモリコ
ントローラ３３はそれがシングルポートコントローラで
あって、メモリ調整またはロック機能を含む必要がない
から、より簡単である。コントローラ３３へのアクセス
はＭＣバスの調整により決定される。コントローラ１４
と２６は一般に次のように動作する。すなわち、ロック
セマフォー動作は局所プロセッサからの、ＬＯＣＫ信号
とセマフォーアドレスを含む要求により開始される。そ
のアドレスにより、この要求は局所メモリのアクセスの
ためメモリアービタにあるいはＭＣバスと遠隔メモリの
アクセスのために局所アービタに向けられる。後者のた
めにはＬＯＣＫ信号はＭＣバスの使用許可によりＢＵＲ
ＳＴ信号に変換される。メモリアービタは局所プロセッ
サとＭＣバスの両方からの要求を受け、要求順にアクセ
スを許可する。第１ロックセマフォー要求の進行中に第
２ロックセマフォー要求が入ると、第２要求は第１ロッ
クセマフォー動作の完了まで遅延または阻止される。第
１要求がＭＣバスからであれば局所プロセッサはロック
セマフォー動作の読取サイクルと書込サイクル間の非ロ
ックアクセスについて局所メモリをアクセスしうる。
【００２５】図５はプロセッサ２２（Ｐ２２）がセマフ
ォー動作のバス読取サイクルと書込サイクルの間で非ロ
ックメモリ３０のアクセスを行う間にメモリ３０のセマ
フォーについてプロセッサ１０（Ｐ１０）によりＭＣバ
ス２０を介して行われるロック動作を示す。かくしてＬ
ＯＣＫ信号は図５では不活性である。まず、プロセッサ
１０がロック動作についてバス２０の使用を要求してお
り、そのバスの使用を許可されたと仮定する。従って、
ＣＨＲＤＹは図５全体において活性に駆動される。ＢＵ
ＲＳＴはバスの許可後、立上り１５０において活性に駆
動されて書込サイクル中立下り１５２で不活性とされて
バスが他のリクエスタに許可されるようになるまで活性
のままである。セマフォーのアドレスは期間１５４にお
いてこのバスに置かれそして読取サイクルが期間１５６
においてバス２０のＳＴＡＴＵＳラインにより開始され
る。ＣＨＲＤＹは図５に示す動作について活性に駆動さ
れる。アドレスされたセマフォーは期間１５８でバス２
０に読込まれ、ＭＣデータバス上でデータが有効となる
ときを限定するために使用される−ＣＭＤ信号が、その
立上り１６０によりバスからセマフォーが読取られ、あ
るいはラッチされ、プロセッサ１０により解釈されうる
ように駆動される。アドレスが有効になったとき期間１
５４のはじめと立上り１６０との間に終了する時間はＭ
Ｃバス２０のアーキテクチャに従って最少で２００ｎｓ
である。Ｐ１０による書込サイクル中にセマフォーのア
ドレスは期間１６２においてバス２０に置かれ、期間１
６４で書込サイクルが開始される。セマフォーデータは
期間１６６でプロセッサ１０によりバス２０に置かれ、
−ＣＭＤ信号の立上り１６８でメモリに書込まれる。ア
ドレスが有効になったときの期間１６２のはじめと立上
り１６８との間で終了する時間もＭＣバス２０のアーキ
テクチャにより最少２００ｎｓである。
【００２６】現在のマイクロプロセッサが高速メモリを
アクセスしうる速度は５０ｎｓから８０ｎｓの範囲であ
り、これはＭＣバス２０が動作しうる最少時間２００ｎ
ｓよりかなり短い。このように、Ｐ１０によりバス読取
サイクルが完了したならばプロセッサ２２は期間１７０
でメモリ３０をアクセスしうる。このアクセスは非同期
でＣＭＤの立上り１６０の生じる前に生じる。言い換え
ると、プロセッサのアクセスタイムはバスの書込サイク
ルよりからなり高速であるから、プロセッサがメモリを
アクセスしうる時間がバス書込サイクルのはじめ存在し
、それにより両動作を生じうるようにさせることにより
性能上の利点が得られる。
【００２７】これらの動作中、メモリコントローラ２６
は次のように作用する。期間１５４でセマフォーアドレ
スが有効になり、読取サイクルが１５６で開始した後、
Ｃ／Ｓ４６が立上り２２０においてアービタ５０にＭＣ
　　ＣＯＭＰ信号を送る。不活性のＬＯＣＫ信号と共に
ＢＵＲＳＴ信号とＡＲＢ　　ＣＹＣ信号がライン７２，
８１に夫々存在する（それ故ＰＵ　　ＬＯＣＫ信号もＰ
ＵＬ　　ＲＥＱ　　Ｇ信号も不活性）と、立上り２２２
でＭＣ　　Ｌ　　ＲＥＱ　　Ｇ信号が活性となり、ＭＣ
　　ＬＯＣＫ　　ＩＮ　　ＰＲＯＧＲＥＳＳ信号が次の
メモリクロック信号（図示せず）で活性となる。ＭＣ　
　Ｌ　　ＲＥＱ　　Ｇ信号は更に立上り２２６でＭＥＭ
ＯＲＹ　　ＢＵＳＹ信号を活性化する。後述するように
この信号はプロセッサ２２のロック要求の許可を予め排
除するが非ロックメモリアクセスの発生を妨害するもの
ではない。
【００２８】プロセッサ２２は、メモリ３０が立下り２
２８においてビジーでない間にバス２２４Ａにアドレス
を置くことによりメモリ３０のアクセスをスタートし、
立上り２３０でＰＵ　　ＣＯＭＰを活性にしそれにより
不活性のＬＯＣＫ信号によって２３２でＰＵ　　ＲＥＱ
　　Ｇ信号を活性化する。それにより、読取サイクルが
期間１７０で生じる。その後、Ｐ１０バス書込みサイク
ルが行われる。ＭＣ　　ＣＯＭＰ信号は立上り２３６で
活性となり、そして立下り２３８でのＭＥＭＯＲＹ　　
ＢＵＳＹの不活性化によりＭＣ　　Ｌ　　ＲＥＱ　　Ｇ
信号が立上り２４０で再び活性化される。
【００２９】図６はＭＣバス２０を介してＰ１０により
セマフォー動作がメモリ３０で行われるとき生じる事象
を示す。バスセマフォー動作は、プロセッサ２２がロッ
ク動作について介在アクセスの許可を与えられないこと
を除き図５で述べたように行われる。Ｐ２２はＰ１０が
ＢＵＲＳＴ信号を出した直後に立上り１７２でＬＯＣＫ
信号を活性化する。ＭＣ　　ＬＯＣＫ　　ＩＮ　　ＰＲ
ＯＧＲＥＳＳ信号は図５と同じに活性化される。Ｐ２２
がセマフォーのアドレスを送出すると、Ｃ／Ｓ４４はそ
のアドレスがメモリ３０にあることを確認して立上り２
４４でＰＵＣＯＭＰ信号を活性化する。次にメモリアー
ビタ５０は図３のロジックに従って期間１７４でＮＯＴ
　　ＲＥＡＤＹ　　ＴＯ　　ＰＵ信号を活性化する。書
込サイクルＳＴＡＴＵＳの完了により、ＭＣ　　ＬＯＣ
Ｋ　　ＩＮ　　ＰＲＯＧＲＥＳＳ信号が立下り２４６で
不活性化され、立上り２４８でＰＵ　　Ｌ　　ＲＥＱ　
　Ｇ信号を活性化する。ＰＵ　　ＬＯＣＫ　　ＩＮ　　
ＰＲＯＧＲＥＳＳ信号は立上り２５０で活性となり、Ｐ
２２は期間１７６でメモリ３０から読取ることによりそ
のロックまたはセマフォー動作を開始することが出来る
。
【００３０】図７はメモリ３０内のセマフォーでＰ２２
により行われるセマフォー動作、および同じメモリに他
のセマフォー動作についての次の要求がＭＣバス２０を
介してなされたときに生じる事象を示す。期間１８０に
おいて、ＰＵ　　ＬＯＣＫ　　ＩＮ　　ＰＲＯＧＲＥＳ
Ｓ信号がメモリアービタ５０により活性化され、読取サ
イクル１８２に続く書込サイクル１８４の完了までその
まま維持される。ＢＵＲＳＴ信号は期間１８８において
セマフォーアドレスがＭＣバス２０に置かれる前に立上
り１８６で活性とされる。読取サイクルは期間１９０で
はじまる。しかしながら、ＰＵ　　ＬＯＣＫ　　ＩＮ　
　ＰＲＯＧＲＥＳＳ信号により、ＮＯＴ　　ＲＤＹ　　
ＴＯ　　ＭＣ信号は、プロセッサセマフォー動作の終了
で終了する期間１９４において立下り１９２で活性化さ
れる。これにより、−ＣＭＤ信号は立上り１９６まで「
低」とされ、その後アドレスされたセマフォーが期間１
９８でバス２０に置かれてＭＣ要求のセマフォー動作の
接続を可能にする。
【００３１】要約すると、本発明は次の点で新規なもの
である。または、ＭＣバスのＢＵＲＳＴラインが二つの
機能、すなわち、通常のバーストＩ／Ｏ転送およびセマ
フォーロック動作、について用いられる。これはプロセ
ッサからのＬＯＣＫ信号をＢＵＲＳＴ信号に変換するこ
とも含んでいる。次に、結果として生じるロックＢＵＲ
ＳＴ信号はセマフォー動作の読取サイクルと書込サイク
ルの間の非ロック動作についての同時要求を許しつつ他
のロックまたはセマフォー動作についての同時要求を排
除するために用いられる。
【００３２】
【発明の効果】本発明によれば、ＭＣバスを含む新規な
多重データ処理装置を提供すると共にＭＣバス上のＢＵ
ＲＳＴ信号ラインを用いてロックラインを付加すること
なくロックセマフォー機能を与えることができる。
【００３３】さらに、ＭＣバスを有する多重プロセッサ
システムにおいて用いることの可能な新規なメモリコン
トローラを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるデータ処理装置のブロ
ック図。
【図２】図１の装置の一部の詳細ブロック図。
【図３】図２のメモリアービタの詳細ブロック図。
【図４】セマフォーインプログレス状態およびメモリビ
ジー状態で用いられる信号を示すロジック図。
【図５】バスセマフォー動作とプロセッサ非セマフォー
アクセスを示すタイミングチャート。
【図６】セマフォーバス動作とプロセッサセマフォー要
求を示すタイミングチャート。
【図７】他のプロセッサセマフォー動作とバスセマフォ
ー要求を示すタイミングチャート。
【符号の説明】
１０　　プロセッサ １２　　システムバス １４　　メモリコントローラ １６　　メモリバス １８　　メモリ ２０　　ＭＣバス ２２　　プロセッサ ２４　　システムバス ２６　　デュアルポートメモリコントローラ２８　　メ
モリバス ３０　　メモリ ３２　　メモリ ３３　　メモリコントローラ ３４　　プロセッサ ３５　　バース ３７　　チャンネルインターフェースユニット３９　　
システムバス ４４，４６　　比較／同期装置（Ｃ／Ｓ）５０　　メモ
リアービタ ６０　　局所アービタ ６６　　インバータ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】遠隔メモリ、このメモリへのアクセスを制
    御する遠隔メモリコントローラ、局所プロセッサ、この
    局所プロセッサと遠隔メモリコントローラの間に接続さ
    れたＭＣバス、および上記プロセッサによる上記バスの
    使用を調整すると共に、このプロセッサへの上記バスの
    使用の許可を示すために上記バスと局所プロセッサに接
    続された局所アービタ、を有し、上記遠隔メモリが所定
    のアドレスで遠隔セマフォーを記憶し、上記局所プロセ
    ッサがＬＯＣＫ信号と上記遠隔セマフォーの上記アドレ
    スを出すことにより遠隔ロックセマフォー動作を開始さ
    せるように動作すると共に上記バスの使用許可によりま
    ず上記遠隔メモリから上記遠隔セマフォーを読出し、上
    記遠隔メモリにその遠隔セマフォーを書込むことにより
    上記セマフォー動作を完了するように動作し、上記バス
    はアドレスラインとバーストＩ／Ｏデータ転送を制御す
    るためのＢＵＲＳＴラインを有している、データ処理シ
    ステムにおいて、上記ＬＯＣＫ信号と上記バスの使用を
    許可された上記プロセッサに応答して活性ＢＵＲＳＴ信
    号を上記ＢＵＲＳＴラインに、そして上記遠隔セマフォ
    ーのアドレスを上記バスアドレスラインにそれぞれ駆動
    し、さらに上記バスを介して遠隔ロックセマフォー動作
    を開始させるための第１ロジック手段を備えたことを特
    徴とするデータ処理装置。
  2. 【請求項２】前記遠隔メモリコントローラは、前記ＢＵ
    ＲＳＴ信号ラインに接続され、前記第１ロジック手段か
    らの前記活性ＢＵＲＳＴ信号および前記遠隔セマフォー
    の前記アドレスに応答して前記局所プロセッサの、前記
    遠隔ロックセマフォー動作中の前記遠隔セマフォーメモ
    リの読取および書込を調整して許可するメモリアービタ
    を含んでいる請求項１に記載のデータ処理装置。
  3. 【請求項３】前記メモリアービタに接続され、活性状態
    および不活性状態を有するＬＯＣＫ信号を選択的に発生
    するように動作しうる遠隔プロセッサを更に備え、上記
    メモリアービタは上記遠隔プロセッサからの上記ＬＯＣ
    Ｋ信号の上記不活性状態に応答して前記遠隔ロックセマ
    フォー動作の読取サイクルと書込サイクルの間で前記遠
    隔メモリへの非ロックアクセスを許可するように動作す
    る請求項２に記載のデータ処理装置。
  4. 【請求項４】前記メモリアービタは前記遠隔プロセッサ
    からの前記ＬＯＣＫ信号の前記活性状態に応答して前記
    遠隔ロックセマフォー動作が進行中のとき上記遠隔プロ
    セッサによる前記遠隔メモリへの局所ロックセマフォー
    アクセスを阻止するように動作しうる、請求項３に記載
    のデータ処理装置。
  5. 【請求項５】前記局所ロックセマフォーアクセスが阻止
    されている間に前記遠隔プロセッサを待機させ、上記遠
    隔ロックセマフォー動作の完了により上記遠隔プロセッ
    サが上記遠隔セマフォーへの局所ロックセマフォーアク
    セスを完了しうるように動作可能な第２ロジック手段を
    更に備えた請求項４に記載のデータ処理装置。
  6. 【請求項６】指定されたアドレスに局所セマフォーを記
    憶するための局所メモリと、前記局所メモリコントロー
    ラを内部に含み、前記局所プロセッサに接続された１個
    のポートおよび前記ＭＣバスに接続された１個のポート
    からなるデュアルポートを有し、上記局所メモリへのア
    クセスを制御する局所メモリコントローラとを更に備え
    、前記遠隔プロセッサはＬＯＣＫ信号と上記第２セマフ
    ォーのアドレスを発生し上記局所セマフォーについての
    遠隔ロックセマフォー動作を開始するように選択的に動
    作可能であり、前記遠隔メモリコントローラは上記遠隔
    プロセッサからのＬＯＣＫ信号と上記局所セマフォーの
    アドレスとに応じて前記ＭＣバス上の活性ＢＵＲＳＴ信
    号を駆動し、上記局所セマフォーの上記アドレスを上記
    局所メモリコントローラに送出する第２ロジック手段を
    含んでおり、前記局所メモリコントローラは上記局所セ
    マフォーについてのロックセマフォー動作のために上記
    局所メモリへの上記遠隔プロセッサによるアクセスを許
    可するように動作しうる調整手段を含んでいる、請求項
    １に記載のデータ処理装置。
  7. 【請求項７】前記局所プロセッサに接続され、前記遠隔
    セマフォーの前記アドレスに関連してそこからの前記Ｌ
    ＯＣＫ信号の受信に応答して前記ＭＣバスの使用を前記
    局所アービタに要求し、そのＭＣバスの使用許可により
    ＢＵＳ　　ＷＯＮ信号を発生してそれを前記第１ロジッ
    ク手段に送出する要求手段を更に備え、上記第１ロジッ
    ク手段がこのＢＵＳ　　ＷＯＮ信号に応答して上記ＬＯ
    ＣＫ信号を前記ＢＵＲＳＴ信号に変換する、請求項１に
    記載のデータ処理システム。
  8. 【請求項８】第１アドレスに第１セマフォーを記憶する
    ための局所メモリと、ＢＵＲＳＴ信号とＡＤＤＲＥＳＳ
    信号を夫々送出するためのバースト信号ラインおよびア
    ドレスラインを含むＭＣバスと、このＭＣバスに接続さ
    れて第２アドレスに第２セマフォーを記憶するための遠
    隔メモリと、上記第１および第２セマフォーによりロッ
    クセマフォー動作の、上記セマフォーの内の１個のＬＯ
    ＣＫおよびＡＤＤＲＥＳＳ信号を夫々含む要求を選択的
    に送出するプロセッサを含むメモリコントローラであっ
    て、上記プロセッサ、上記ＭＣバスおよび上記メモリに
    接続されるように設けられた複数の信号ラインと、上記
    信号ラインに接続されて、上記第１アドレスを含む上記
    プロセッサからのロックセマフォー要求に応答して上記
    第１セマフォーによりロックセマフォー動作のための上
    記メモリへのアクセスを許可するアクセス制御手段と、
    上記プロセッサからの上記遠隔セマフォーをアクセスす
    るためのロックセマフォー要求に応答して夫々のそのよ
    うな要求の上記ＬＯＣＫ信号を上記ＭＣバスでの伝送用
    のＢＵＲＳＴ信号に変換するように動作しうるロジック
    手段と、を備えているメモリコントローラ。
  9. 【請求項９】前記データ処理装置は前記ＭＣバスに接続
    された遠隔リクエスタを含み、このリエクスタはそこか
    らの、ＢＵＲＳＴ信号と前記第１アドレスを含むロック
    セマフォー要求を前記メモリコントローラに送るように
    動作し、前記アクセス制御手段は上記プロセッサおよび
    上記ＭＣバスからのロックセマフォーアクセス要求を受
    けて、上記局所メモリへのアクセスを許可されるのがど
    のリクエスタであるかを決定するメモリアービタを形成
    している請求項８に記載のメモリコントローラ。
  10. 【請求項１０】前記メモリアービタは、第１ロックセマ
    フォー動作の進行中に前記局所メモリへの第２ロックセ
    マフォーアクセスの第２要求を受けたことに応答して上
    記第１ロックセマフォー動作が完了するまで上記第２要
    求への許可アクセスを遅らせるように動作可能である、
    請求項９に記載のメモリコントローラ。
  11. 【請求項１１】前記メモリアービタは前記ＭＣバスを介
    して要求された前のロックセマフォー動作が進行中であ
    るとき前記プロセッサからの非ロック要求の受信に応答
    して前記前のロックセマフォー動作の読取および書込サ
    イクル間でそのような非ロック要求のための前記局所メ
    モリへのアクセスを許可するように動作可能である、請
    求項９に記載のメモリコントローラ。
  12. 【請求項１２】前記プロセッサから前記遠隔セマフォー
    のアクセス要求を受けて上記プロセッサにより前記ＭＣ
    バスの使用を要求するための局所アービタを更に備え、
    この局所アービタは上記ＭＣバスの使用許可によりＢＵ
    Ｓ　　ＷＯＮ信号を送出してそれを前記ロジック手段に
    送るように動作し、上記ロジック手段は上記ＢＵＳ　　
    ＷＯＮ信号の受信により前記ＬＯＣＫ信号を前記ＢＵＲ
    ＳＴ信号に変換するように動作可能である、請求項９に
    記載のメモリコントローラ。
  13. 【請求項１３】前記局所メモリは前記第１アドレスを含
    むアドレス範囲にわたり連続した多数のアドレス可能な
    位置を有しており、前記メモリコントローラは、前記信
    号ラインに接続されて前記プロセッサからの各セマフォ
    ーアドレスを上記範囲と比較し、そのようなセマフォー
    アドレスが上記範囲内であるか範囲外であるかにより前
    記アクセス制御手段または前記局所アービタに要求を向
    けるためのアドレス比較手段を更に含んでいる、請求項
    １２に記載のメモリコントローラ。
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