JPH0227750A - 改良されたｂｉｃｍｏｓロジックアレイ - Google Patents
改良されたｂｉｃｍｏｓロジックアレイInfo
- Publication number
- JPH0227750A JPH0227750A JP1105717A JP10571789A JPH0227750A JP H0227750 A JPH0227750 A JP H0227750A JP 1105717 A JP1105717 A JP 1105717A JP 10571789 A JP10571789 A JP 10571789A JP H0227750 A JPH0227750 A JP H0227750A
- Authority
- JP
- Japan
- Prior art keywords
- region
- bipolar
- logic array
- logic
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野〉
本発明はＢＩＣＭＯ８集積回路ロジックアレイ構造の改
良に関する。ＢＩＣＭＯ８集積回路とは、バイポーラト
ランジスタ及びＣＭＯＳゲートを同一のロジックアレイ
内に備えるものを指す。
良に関する。ＢＩＣＭＯ８集積回路とは、バイポーラト
ランジスタ及びＣＭＯＳゲートを同一のロジックアレイ
内に備えるものを指す。
〈従来の技術〉
集積ロジック回路は一般に、高速ではあるが相対的に消
費電力の大きいバイポーラ回路若しくは、消費電力が小
さくかつバイポーラデバイスよりも高密度に製造可能な
ＣＭＯ３回路のいずれかを含んでいる。
費電力の大きいバイポーラ回路若しくは、消費電力が小
さくかつバイポーラデバイスよりも高密度に製造可能な
ＣＭＯ３回路のいずれかを含んでいる。
成る製造技術によれば、バイポーラトランジスタ及びＣ
ＭＯ８＋−ランジスタの両者を含む集積回路を製造する
ことができる。このようなりＩＣＭＯ８技術は、ロジッ
クゲートが、ドライバとして機能するバイポーラトラン
ジスタに接続されたＣＭＯＳトランジスタを含むような
回路を製造するために用いられる。このようなバイポー
ラドライバトランジスタはバッファとも呼ばれ、ＣＭＯ
Ｓロジックゲートの出力のためのドライバとして機能す
る。
ＭＯ８＋−ランジスタの両者を含む集積回路を製造する
ことができる。このようなりＩＣＭＯ８技術は、ロジッ
クゲートが、ドライバとして機能するバイポーラトラン
ジスタに接続されたＣＭＯＳトランジスタを含むような
回路を製造するために用いられる。このようなバイポー
ラドライバトランジスタはバッファとも呼ばれ、ＣＭＯ
Ｓロジックゲートの出力のためのドライバとして機能す
る。
従来技術によれば、ロジックアレイに於ける各ＣＭＯＳ
ゲート若しくはゲートの各セット毎にバイポーラドライ
バを用いるようにしている。しかしながら、このような
従来技術が存在するにも拘らず、ＣＭＯＳゲートがバイ
ポーラトランジスタを必要としない用途も多い。
ゲート若しくはゲートの各セット毎にバイポーラドライ
バを用いるようにしている。しかしながら、このような
従来技術が存在するにも拘らず、ＣＭＯＳゲートがバイ
ポーラトランジスタを必要としない用途も多い。
例えば、第１ａ図に示されたロジック回路に於ては、第
１ｂ図に示されたような従来技術に基づ＜ＢＩＣＭＯ３
技術の応用が行なわれている。この従来技術に基づく手
法によれば、バイポーラデバイスがゲート毎に用いられ
ており、２つの問題を抱えている。その１つは、バイポ
ーラデバイスがａ虫なチップ表面積の大きな領域を占め
ることであり、第２の問題は、低ファンアウトゲートに
対しては、バイポーラデバイス内に於ける時間遅れが回
路全体に於ける伝送速度の遅れを増大させることである
。
１ｂ図に示されたような従来技術に基づ＜ＢＩＣＭＯ３
技術の応用が行なわれている。この従来技術に基づく手
法によれば、バイポーラデバイスがゲート毎に用いられ
ており、２つの問題を抱えている。その１つは、バイポ
ーラデバイスがａ虫なチップ表面積の大きな領域を占め
ることであり、第２の問題は、低ファンアウトゲートに
対しては、バイポーラデバイス内に於ける時間遅れが回
路全体に於ける伝送速度の遅れを増大させることである
。
Ｂ Ｉ ＣＭＯＳロジックアレイのためのチップ構造に
関する従来技術としては第１Ｃ図に示されたようなもの
があり、これによれば、各ＣＭＯＳゲートについて１つ
のバイポーラドライバが対応しており、対応バッファが
チップの周辺部に分布している。この従来技術によれば
、チップ外に導出されるべきロジックデバイスの出力が
必要となった場合には、そのロジックデバイスとチップ
出力ボンディングパッドとの間にドライバとしてのトラ
ンジスタが用いられている。この様子が、第１ｄ図に於
いて、ＣＭＯＳフリップフロップ回路がバイポーラバッ
ファを介してポンディングパッドに出力を送り出す例と
して示されている。
関する従来技術としては第１Ｃ図に示されたようなもの
があり、これによれば、各ＣＭＯＳゲートについて１つ
のバイポーラドライバが対応しており、対応バッファが
チップの周辺部に分布している。この従来技術によれば
、チップ外に導出されるべきロジックデバイスの出力が
必要となった場合には、そのロジックデバイスとチップ
出力ボンディングパッドとの間にドライバとしてのトラ
ンジスタが用いられている。この様子が、第１ｄ図に於
いて、ＣＭＯＳフリップフロップ回路がバイポーラバッ
ファを介してポンディングパッドに出力を送り出す例と
して示されている。
−ト記したように、ゲート間の接続のためにバッファが
必要となった場合、このバッファは、チップ上の面積を
ある程度必要とし、伝送遅れを増大させる。
必要となった場合、このバッファは、チップ上の面積を
ある程度必要とし、伝送遅れを増大させる。
〈発明が解決しようとする課題〉
このような従来技術の問題点に鑑み、本発明の主な目的
は、チップ上に必要となるバイポーラドライバの数を最
適化し得るようなり Ｉ ＣＭＯＳロジックアレイの構
造を提供することにある。
は、チップ上に必要となるバイポーラドライバの数を最
適化し得るようなり Ｉ ＣＭＯＳロジックアレイの構
造を提供することにある。
［発明の構成］
く課題を解決するための手段〉
このような本発明の目的は、第１のＣＭＯＳデバイス領
域と、第２のバイポーラ及びＣＭＯＳデバイス領域と、
第３のバイポーラ及びＣＭＯ３入力／出力デバイス領域
とを有することを特徴とするロジックアレイを提供する
ことにより達成される。
域と、第２のバイポーラ及びＣＭＯＳデバイス領域と、
第３のバイポーラ及びＣＭＯ３入力／出力デバイス領域
とを有することを特徴とするロジックアレイを提供する
ことにより達成される。
く作用〉
本発明に基づき第１ａ図の回路を実現するための最も効
率的な方法が第２図に示されており、この場合、バイポ
ーラドライバが、負荷を駆動するために回路の出力端に
のみ設けられている。第２図に於ては、バイポーラドラ
イバが必要な箇所にのみ用いられており、不要な部分に
は省略されている。その結果、チップ」二のゲート領域
の面積を節約し、応答速度を高めることができる。
率的な方法が第２図に示されており、この場合、バイポ
ーラドライバが、負荷を駆動するために回路の出力端に
のみ設けられている。第２図に於ては、バイポーラドラ
イバが必要な箇所にのみ用いられており、不要な部分に
は省略されている。その結果、チップ」二のゲート領域
の面積を節約し、応答速度を高めることができる。
第１ｄ図に示された出力回路は、バイポーラデバイスを
必要とする追加のバッファを設けることな（、チップの
外部に向けてフリップフロップの出力を直接供給するこ
とにより、より一層効率的な構造とすることができる。
必要とする追加のバッファを設けることな（、チップの
外部に向けてフリップフロップの出力を直接供給するこ
とにより、より一層効率的な構造とすることができる。
これは、従来技術に於ける出力バッファに代えて、所要
の出力機能を達成し得るような構造を有するＣＭＯＳデ
バイスとバイポーラデバイスとの組み合せを用いること
により達成される。このような異種デバイスの組み合せ
は、標準的なバッファよりも複雑なものではあるが、デ
イレクトドライバと呼ばれるチップ外に直接出力を供給
し得るバイポーラドライブ構造よりも一層フレキシブル
な論理機能を可能にする。これによれば、例えば、バッ
ファトランジスタの代わりにフリップフロップ回路を用
いることが可能となる。
の出力機能を達成し得るような構造を有するＣＭＯＳデ
バイスとバイポーラデバイスとの組み合せを用いること
により達成される。このような異種デバイスの組み合せ
は、標準的なバッファよりも複雑なものではあるが、デ
イレクトドライバと呼ばれるチップ外に直接出力を供給
し得るバイポーラドライブ構造よりも一層フレキシブル
な論理機能を可能にする。これによれば、例えば、バッ
ファトランジスタの代わりにフリップフロップ回路を用
いることが可能となる。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
」二足したように、本発明は第３図に示されたようなチ
ップ構造を有する。典型的なチップは、現在の製造技術
によれば、５，０００〜５０． ０００個のゲートを有
しており、３４５もの入力／出力信号を処理することが
できる。ここで、以下に説明する本発明に基づくチップ
の構造と、第１ｃ図に示された従来技術に基づくチップ
の構造とを比較されたい。
ップ構造を有する。典型的なチップは、現在の製造技術
によれば、５，０００〜５０． ０００個のゲートを有
しており、３４５もの入力／出力信号を処理することが
できる。ここで、以下に説明する本発明に基づくチップ
の構造と、第１ｃ図に示された従来技術に基づくチップ
の構造とを比較されたい。
第３図に於て、領域Ａとして示されるチップの周辺部は
、比較的単純なバイポーラ及びＣＭＯＳロジックデバイ
スからなるＩＯデバイスを備えている。バイポーラデバ
イスは大電流をもって駆動する能力を有する。各出力バ
ッファは、約２４ｍＡものシンク−ソース定格電流を有
し、このようなバッファを３つ並列に接続した場合には
、信号毎に約７２ｍＡもの電流を供給することができる
。
、比較的単純なバイポーラ及びＣＭＯＳロジックデバイ
スからなるＩＯデバイスを備えている。バイポーラデバ
イスは大電流をもって駆動する能力を有する。各出力バ
ッファは、約２４ｍＡものシンク−ソース定格電流を有
し、このようなバッファを３つ並列に接続した場合には
、信号毎に約７２ｍＡもの電流を供給することができる
。
従って、各ＩＯ領領域幾つものロジックゲートを備えて
いることから、ロジック機能を１０領域に於て行なうこ
とができる。これにより、基本的なゲート、マルチプレ
クサ、ラッチ、フリップフロップ或いは周辺スキャンフ
リップフロップ等を各ＩＯ領領域於て行なうようにし、
これらの論理機能の実行に伴なう時間遅れを低減させる
ことができる。
いることから、ロジック機能を１０領域に於て行なうこ
とができる。これにより、基本的なゲート、マルチプレ
クサ、ラッチ、フリップフロップ或いは周辺スキャンフ
リップフロップ等を各ＩＯ領領域於て行なうようにし、
これらの論理機能の実行に伴なう時間遅れを低減させる
ことができる。
スイッチング電流のピーク値が内部ロジックの動作に対
して悪影響を与えないように、各出力、入力及び内部ゲ
ートのために別個の電源及びアースレールが設けられて
いる。これにより、内部ロジックに対するノイズとなり
得るような、出力に於けるノイズを接地レベルから分離
するという必要性を満足することができる。
して悪影響を与えないように、各出力、入力及び内部ゲ
ートのために別個の電源及びアースレールが設けられて
いる。これにより、内部ロジックに対するノイズとなり
得るような、出力に於けるノイズを接地レベルから分離
するという必要性を満足することができる。
ここで提案されているもう１つの特徴は、各ＩＯバッフ
ァ領域内に於て選択可能であるよう設けられた直列及び
並列接続可能な抵抗器を備える点である。
ァ領域内に於て選択可能であるよう設けられた直列及び
並列接続可能な抵抗器を備える点である。
領域Ｂは領域Ａに隣接しており、領域Ａに於けるものよ
りも小さな幾何学的寸法を有するＢＩＣＭＯＳデバイス
を含んでいる。領域Ｂは特定のアレイチップに於ける全
ゲートの３〜５％を占める。
りも小さな幾何学的寸法を有するＢＩＣＭＯＳデバイス
を含んでいる。領域Ｂは特定のアレイチップに於ける全
ゲートの３〜５％を占める。
領域Ｂのゲートは、ブロックをなすように配列されてい
る。各ブロックは、通常２つの２−入力ＣＭＯＳゲート
と、１つの４−入力ＢＩＣＭＯＳゲートとを備えている
。これらのブロックは、ゲートアレイロジック設計に於
いて、動作を高速化する上でクリチカルである導電路を
最適化するために設けられたものである。デバイスの寸
法を小さくしたことにより、領域Ｂに於ては、領域Ａに
於けるよりも、より複雑な機能を有する部分を何するも
のとすることができる。
る。各ブロックは、通常２つの２−入力ＣＭＯＳゲート
と、１つの４−入力ＢＩＣＭＯＳゲートとを備えている
。これらのブロックは、ゲートアレイロジック設計に於
いて、動作を高速化する上でクリチカルである導電路を
最適化するために設けられたものである。デバイスの寸
法を小さくしたことにより、領域Ｂに於ては、領域Ａに
於けるよりも、より複雑な機能を有する部分を何するも
のとすることができる。
チップの中心部及び大部分は領域Ｃをなしているが、こ
れは特定の用途に於て必要となるロジックゲートの所要
の密度を実現するためにチャンネルレスＣＭＯＳゲート
アレイからなっている。
れは特定の用途に於て必要となるロジックゲートの所要
の密度を実現するためにチャンネルレスＣＭＯＳゲート
アレイからなっている。
Ｂ Ｉ ＣＭＯＳアレイは、次のような回路の導電路を
形成するために用いることができる。
形成するために用いることができる。
１．８ＩＣＭＯＳデバイスを領域Ａに於てのみ用いた、
第４図に示されたような単純な回路導電路。
第４図に示されたような単純な回路導電路。
２、領域Ｂに備えられたより複雑なロジック機能を利用
し得るように、領域Ａ及びＢに於けるＢＩＣＭＯＳデバ
イスのみを用いた、第５図に示されたようなより複雑な
導電路。
し得るように、領域Ａ及びＢに於けるＢＩＣＭＯＳデバ
イスのみを用いた、第５図に示されたようなより複雑な
導電路。
３、領域Ａを１０（ドライブ及び信号の受信）機能にの
み用い、領域Ｃを複雑なロジック機能のために用いる、
第６図に示されたようなシステムに於て用いられる導電
路。この場合、領域Ｂは使用してもしなくても良い。
み用い、領域Ｃを複雑なロジック機能のために用いる、
第６図に示されたようなシステムに於て用いられる導電
路。この場合、領域Ｂは使用してもしなくても良い。
４、成るＭＯＳロジックの用途に於ては、時々バイポー
ラドライバを必要とする。この場合、第７図に示された
導電路１若しくは導電路２を用いることができる。導電
路１及び２は、ＣＭＯＳドライバの能力を補完するため
に必要となるバイポーラドライバを提供する。
ラドライバを必要とする。この場合、第７図に示された
導電路１若しくは導電路２を用いることができる。導電
路１及び２は、ＣＭＯＳドライバの能力を補完するため
に必要となるバイポーラドライバを提供する。
本発明の別の実施例は、チップ上に設けられたドライバ
の数を低減させるためにセルを用いるものからなる。上
記したように、従来技術によれば、１つのＣＭＯＳロジ
ックゲートが１つのバイポーラバッファをドライブする
ようにしており、この組み合せが従来の１個のセルを構
成する。従来技術に基づくロジックアレイチップは、第
１ｅ図に示されたように、このようなセルを多数組み合
せてなるものである。
の数を低減させるためにセルを用いるものからなる。上
記したように、従来技術によれば、１つのＣＭＯＳロジ
ックゲートが１つのバイポーラバッファをドライブする
ようにしており、この組み合せが従来の１個のセルを構
成する。従来技術に基づくロジックアレイチップは、第
１ｅ図に示されたように、このようなセルを多数組み合
せてなるものである。
上記したように、本発明は、第８図に示されたように、
１つのバイポーラドライバに対して幾つもの、通常は２
乃至７個のＣＭＯＳゲートを備えるセルを用いるもので
ある。ＣＭＯＳゲートは、任意の組み合せをもって接続
された状態でドライバに接続される。各セルは、第８ａ
図に於てＣＭにより示されたＣＭＯ８領域と、同図に於
てＢｌによ−り示された対応するバイポーラ領域とから
なる。チップ上にはこのようなセルが多数設けられてい
る。
１つのバイポーラドライバに対して幾つもの、通常は２
乃至７個のＣＭＯＳゲートを備えるセルを用いるもので
ある。ＣＭＯＳゲートは、任意の組み合せをもって接続
された状態でドライバに接続される。各セルは、第８ａ
図に於てＣＭにより示されたＣＭＯ８領域と、同図に於
てＢｌによ−り示された対応するバイポーラ領域とから
なる。チップ上にはこのようなセルが多数設けられてい
る。
チップが、ＣＭＯＳゲートとバイポーラドライバとを殆
ど１対１の比で備えるように、通常よりも多数のバイポ
ーラドライバを必要とするものである場合には、第９図
に示されたようにセルを構成し、このようなセルの構造
を繰り返し用いれば良い。
ど１対１の比で備えるように、通常よりも多数のバイポ
ーラドライバを必要とするものである場合には、第９図
に示されたようにセルを構成し、このようなセルの構造
を繰り返し用いれば良い。
第２の実施例は、第１０図に示されたように、バイポー
ラドライバを用いる前に幾つものＣＭＯＳゲートを相互
接続することにより特別なロジック機能を果し得るよう
に、各セル内に於けるＣＭＯ８領域が大きい点に於て従
来技術のものと異なっている。これにより、従来技術の
場合よりも、ロジックゲートの密度を高めることができ
る。第１０図は、第９図に示されたセルの垂直グループ
の１つを詳細に示す。
ラドライバを用いる前に幾つものＣＭＯＳゲートを相互
接続することにより特別なロジック機能を果し得るよう
に、各セル内に於けるＣＭＯ８領域が大きい点に於て従
来技術のものと異なっている。これにより、従来技術の
場合よりも、ロジックゲートの密度を高めることができ
る。第１０図は、第９図に示されたセルの垂直グループ
の１つを詳細に示す。
上記した本発明の実施例は、同一のＶＬＳ Ｉチップ上
にＣＭＯ８及びバイポーラデバイスを製造するような半
導体デバイス製造方法についてのものであった。これら
の製造方法自体は公知であるが、上記した実施例に基づ
くデバイスは、標準的なセルとして或いは特定の用途に
適合するようマスクプログラミングされたものとして製
造することができる。後者の場合には、特定の回路設計
のために、電気コンタクト及び金属皮膜がカスタム化さ
れている。更に、本発明は、マスクプログラミングの製
造技術を用いて実施することもできる。
にＣＭＯ８及びバイポーラデバイスを製造するような半
導体デバイス製造方法についてのものであった。これら
の製造方法自体は公知であるが、上記した実施例に基づ
くデバイスは、標準的なセルとして或いは特定の用途に
適合するようマスクプログラミングされたものとして製
造することができる。後者の場合には、特定の回路設計
のために、電気コンタクト及び金属皮膜がカスタム化さ
れている。更に、本発明は、マスクプログラミングの製
造技術を用いて実施することもできる。
本発明の更に別の実施例によれば、フィールドプログラ
ム可能なデバイスとして製造される。
ム可能なデバイスとして製造される。
第１ａ図〜第１ｅ図は従来技術に基づくゲートおよびチ
ップ構造を示す。 第２図はゲートレベルに於ける本発明を示す。 第３図はチップ構造レベルに於ける本発明の１実施例を
示す。 第４図〜第７図は本発明の種々の適用例を示す。 第８図〜第１０図は本発明の第２の実施例を示す。 特 許 出 願 人 ニルニスアイ拳ロジック・コーボ
レイション 代 理 人 弁理士 犬 島 陽１面の浄書（
内容に変更なし） ＦＩＧ、 ２ ＦＩＧ、 ８ 手続補正書（方式 １、事件の表示 平成１年特許願第１０５７１７号 ２、発明の名称 改良されたＢＩＣＭＯＳロジックアレイ３、補正をする
者 事件との関係 特許出願人 名 称 エルニスアイ・ロジック・コーポレイシ
ョン４、代理人 居 所 〒 １０２ 東京都千代ＩＩＩ区飯Ｈ１橋
１−８−６渋澤ビル 電話 ２６２−１７８１ ６、補正の対象 ７、補正の内容 図面の浄書 別紙の通り（内容に変更ない
ップ構造を示す。 第２図はゲートレベルに於ける本発明を示す。 第３図はチップ構造レベルに於ける本発明の１実施例を
示す。 第４図〜第７図は本発明の種々の適用例を示す。 第８図〜第１０図は本発明の第２の実施例を示す。 特 許 出 願 人 ニルニスアイ拳ロジック・コーボ
レイション 代 理 人 弁理士 犬 島 陽１面の浄書（
内容に変更なし） ＦＩＧ、 ２ ＦＩＧ、 ８ 手続補正書（方式 １、事件の表示 平成１年特許願第１０５７１７号 ２、発明の名称 改良されたＢＩＣＭＯＳロジックアレイ３、補正をする
者 事件との関係 特許出願人 名 称 エルニスアイ・ロジック・コーポレイシ
ョン４、代理人 居 所 〒 １０２ 東京都千代ＩＩＩ区飯Ｈ１橋
１−８−６渋澤ビル 電話 ２６２−１７８１ ６、補正の対象 ７、補正の内容 図面の浄書 別紙の通り（内容に変更ない
Claims (12)
- （１）第１のＣＭＯＳデバイス領域と、 第２のバイポーラ及びＣＭＯＳデバイス領域と、第３の
バイポーラ及びＣＭＯＳ入力／出力デバイス領域とを有
することを特徴とするロジックアレイ。 - （２）前記第１の領域が前記アレイの中心部にあって、
前記アレイの大部分を構成することを特徴とする特許請
求の範囲第１項に記載のロジックアレイ。 - （３）前記第２の領域が前記第１の領域を囲繞すること
を特徴とする特許請求の範囲第１項に記載のロジックア
レイ。 - （４）前記第２のデバイス領域がＢＩＣＭＯＳデバイス
からなることを特徴とする特許請求の範囲第３項に記載
のロジックアレイ。 - （５）前記第３の領域が前記アレイの周辺部に設けられ
ていることを特徴とする特許請求の範囲第１項に記載の
ロジックアレイ。 - （６）前記アレイがフィールドプログラマブルであるこ
とを特徴とする特許請求の範囲第１項に記載のロジック
アレイ。 - （７）前記アレイがマスクプログラムされていることを
特徴とする特許請求の範囲第１項に記載のロジックアレ
イ。 - （８）前記入力／出力デバイス領域が、選択的に直列接
続或いは並列接続可能な抵抗器を含むことを特徴とする
特許請求の範囲第１項に記載のロジックアレイ。 - （９）複数のセルを有し、各セルが少なくとも１つのＣ
ＭＯＳゲートと少なくとも１つのバイポーラドライバと
を備えることを特徴とするロジックアレイ。 - （１０）同一セル内に於ける各ＣＭＯＳデバイスが他の
ＣＭＯＳデバイスに隣接して設けられていることを特徴
とする特許請求の範囲第９項に記載のロジックアレイ。 - （１１）前記アレイがフィールドプログラマブルである
ことを特徴とする特許請求の範囲第９項に記載のロジッ
クアレイ。 - （１２）前記アレイがマスクプログラムされていること
を特徴とする特許請求の範囲第９項に記載のロジックア
レイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20976588A | 1988-06-22 | 1988-06-22 | |
| US209765 | 1994-03-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227750A true JPH0227750A (ja) | 1990-01-30 |
Family
ID=22780171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105717A Pending JPH0227750A (ja) | 1988-06-22 | 1989-04-25 | 改良されたｂｉｃｍｏｓロジックアレイ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0351896A3 (ja) |
| JP (1) | JPH0227750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005011124A1 (en) * | 2003-07-31 | 2005-02-03 | Philips Intellectual Property & Standards Gmbh | Method and arrangement for multichannel analog/digital conversion |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015600A (en) * | 1990-01-25 | 1991-05-14 | Northern Telecom Limited | Method for making integrated circuits |
| US7716546B2 (en) | 2007-10-03 | 2010-05-11 | International Business Machines Corporation | System and method for improved LBIST power and run time |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4481432A (en) * | 1982-06-07 | 1984-11-06 | Fairchild Camera & Instrument Corp. | Programmable output buffer |
| JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-04-03 EP EP19890200837 patent/EP0351896A3/en not_active Withdrawn
- 1989-04-25 JP JP1105717A patent/JPH0227750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005011124A1 (en) * | 2003-07-31 | 2005-02-03 | Philips Intellectual Property & Standards Gmbh | Method and arrangement for multichannel analog/digital conversion |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0351896A2 (en) | 1990-01-24 |
| EP0351896A3 (en) | 1991-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289021A (en) | Basic cell architecture for mask programmable gate array with 3 or more size transistors | |
| EP0528956B1 (en) | BASIC CELL FOR BiCMOS GATE ARRAY | |
| US4280065A (en) | Tri-state type driver circuit | |
| US6242945B1 (en) | Field programmable gate array with mask programmable I/O drivers | |
| US6784692B1 (en) | FPGA with improved structure for implementing large multiplexers | |
| EP0239059B1 (en) | Logical circuit | |
| US6246259B1 (en) | High-speed programmable logic architecture having active CMOS device drivers | |
| US4825107A (en) | Master slice type integrated circuit | |
| US5614844A (en) | High speed programmable logic architecture | |
| US4894563A (en) | Output macrocell for programmable logic device | |
| US5519355A (en) | High speed boundary scan multiplexer | |
| EP0189183B1 (en) | Semiconducteur integrated circuit device | |
| JPH0227750A (ja) | 改良されたｂｉｃｍｏｓロジックアレイ | |
| EP0110916B1 (en) | Current-driven enfet logic circuits | |
| US5491431A (en) | Logic module core cell for gate arrays | |
| US5329181A (en) | Complementary macrocell feedback circuit | |
| US5126599A (en) | Pre-diffused logic circuit including at least one amplifier comprising parallel-connectable transistors | |
| JPS59220948A (ja) | 半導体装置 | |
| JPH0770596B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2976693B2 (ja) | Ｃｍｏｓ型半導体集積回路 | |
| KR100222328B1 (ko) | 마스크 프로그램 가능한 게이트 어레이용 기본 셀 설계 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JP2679615B2 (ja) | 半導体集積回路装置 | |
| JP3084740B2 (ja) | 半導体集積回路 | |
| JPS6182455A (ja) | 半導体集積回路装置 |