JPH0770596B2

JPH0770596B2 - 半導体集積回路装置の製造方法

Info

Publication number: JPH0770596B2
Application number: JP58051263A
Authority: JP
Inventors: 将弘岩村; 郁郎増田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-03-25
Filing date: 1983-03-25
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS59175748A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体集積回路装置に係り、特に低消費電力で
高速動作が可能な半導体集積回路装置の製造方法に関す
る。

〔発明の背景〕

近年の半導体技術の進歩により素子の微細化，高速化が
進み数ミリメートル四方の半導体チツプに数千〜数万の
高速トランジスタが集積できるようになつた。しかしな
がら、このような高集積化半導体チツプに多くの回路を
組込むと回路相互間の接続配線が長くなり、回路の動作
速度が低下する。

また、このような高集積化回路を人手で設計するのはも
はや不可能になりつつあり、電算機による自動設計が多
用されるようになつた。電算機による自動設計では第１
図に示すように予め設計された可能回路ブロツクを半導
体チツプ上に複数個自動配置し、これらの機能回路ブロ
ツク相互間を一定のルールに従つて自動配線し、LSIを
完成させる。第１図において、10は半導体チツプであ
り、半導体チツプ10上にはブロツク列11−a,11−b,11−
ｃを含み各ブロツク列には予め設計された機能回路ブロ
ツク13,14,15等が配置される。そして、各ブロツク列の
周囲の余白部は機能回路ブロツク間を相互接続するため
の配線チヤネルとして割当てられ、図中に示したような
配線が電算機により行われる。なお、図中、12はLSI内
部の配線を半導体チツプの外部に引出すためのボンデイ
ングパツドである。機能回路ブロツクとしては、NAND回
路やNOR回路等論理ゲートのみから構成されるもの、論
理ゲートが複数組み合わされた組合せ論理回路、フリツ
プフロツプやカウンタやシフトレジスタ等の順序論理回
路，バツフア回路等が予め設計されている。第２図
（Ａ）は機能回路ブロツクの一例で２入力NAND回路のシ
ンボル図である。図において、20は機能回路ブロツクの
領域を示し、21,22は入力端子、23は出力端子である。
また、第２図（Ｂ）は２入力NAND回路の構成例を示す。
この回路はTTL NAND回路として周知であり、その構成
と動作の説明は省略する。

ところで、このように自動設計されたものにおいては機
能回路ブロツク間を接続する個々の配線長は最短さまざ
まで、信号送出回路の負荷駆動能力が低いと配線による
遅延が大きくなるばかりでなく、受信側に複数の信号が
到達する時間がまちまちになり、回路の種類によつて正
常に動作しなかつたり、またはハザードが発生し、その
ハザードが次の回路を不正に動作させるなどの問題点が
ある。

このような問題点を解決する現実的な方法の一つは機能
回路ブロツクをすべて負荷駆動能力の高いバイポーラ回
路で構成し、配線による遅延時間と配線長のバラツキに
よる回路の遅延時間の変動を極力小さくすることであ
り、その代表的なものとしてECL回路やTTL回路を使つた
バイポーラLSIがある。しかしながら、バイポーラ回路
は本質的に消費電力が大きく高集積化に限界があり、ま
た、LSIを実装するパツケージも高価なものを使わざる
を得ない欠点がある。低消費電力で高集積化を図るには
CMOS回路が最適である。しかしながら、CMOS回路は遅延
時間の負荷依存性がバイポーラ回路に比べて格段に大き
く高速動作には極めて不都合である。CMOS回路の負荷依
存性はすべてのトランジスタのチヤネル幅／チヤネル長
を大きくして、ある程度改善することが可能である。し
かしながら、この方法による高速化には限界があり、ま
た高集積化が阻害されるという欠点がある。

CMOS回路の負荷依存性を改善する他の方法に第３図に示
す従来の組み合わせ論理回路の例がある。図において30
は３入力NAND回路、31,32−ａ〜32−ｃはインバータ回
路であり、並列接続されたインバータ32−ａ〜32−ｃに
より負荷駆動能力を３倍に改善できる。しかしながら、
この方法では３入力NAND回路30の遅延時間にさらにイン
バータ31と並列インバータ32−ａ〜32−ｃの遅延時間が
加算されるため低負荷領域における遅延時間が増加する
欠点がある。また、バイポーラトランジスタ相当の駆動
能力を得るにはさらに多くの並列接続が必要になり高集
積化が阻害される欠点がある。

第４図にさらに他の従来例を示す。図において41,42はC
MOS回路であり、43は中間バツフア回路である。この方
法では中間バツフアとして駆動能力の大きいトランジス
タを配置するためチツプのかなりの面積を占有するばか
りでなくCMOS回路と中間バツフアを接続する配線のため
に配線チヤネルが占有され、他の配線を行う上での障害
になる。また、CMOS回路と中間バツフア間の配線により
CMOS回路の遅延時間が大きくなる欠点がある。

〔発明の目的〕

本発明は上記した従来技術の欠点を除去し、低消費電
力，高速動作が可能な半導体集積回路装置の製造方法を
提供することを目的とする。

〔発明の概要〕

上記目的を達成するための本発明の特徴とするところ
は、１つの半導体チップ上に、デジタル信号を入力し、
上記デジタル信号の論理演算を行い、デジタル信号を出
力し、CMOSトランジスタ回路で構成されるCMOSブロック
か、出力部がバイポーラトランジスタで構成され上記出
力部を駆動する駆動部がMOSトランジスタで構成されるB
i−MOSブロックのどちらかで構成されるデジタル論理回
路ブロックを複数有し、上記CMOSブロックと上記Bi−MO
Sブロックを混在して配置する半導体集積回路装置の製
造方法において、少なくとも１つの上記デジタル論理回
路ブロックは、このデジタル論理回路ブロックに接続さ
れる他のデジタル論理回路ブロックの負荷が、上記CMOS
ブロックの負荷に対する遅延時間が上記Bi−MOSブロッ
クの負荷に対する遅延時間より小さい第１の負荷領域に
あるなら、上記CMOSブロックを選択し、少なくとも１つ
の他の上記デジタル論理回路ブロックは、このデジタル
論理回路ブロックに接続される他のデジタル論理回路ブ
ロックの負荷が、上記CMOSブロックの負荷に対する遅延
時間が上記Bi−MOSブロックの負荷に対する遅延時間よ
り大きい第２の負荷領域にあるなら、上記Bi−MOSブロ
ックを選択することにある。

本発明の好ましい実施例ではCMOS回路の低消費電力且つ
低負荷領域における高速動作とバイポーラ回路の高速，
高負荷駆動能力とに着目し、機能回路ブロツクの内部回
路で負荷が小さく高速動作が可能な回路の一部または大
部分をCMOS回路で構成し、内部回路相互間の接続で高負
荷駆動能力を必要とする部分や機能回路ブロツクの出力
信号となるもののうち、機能回路ブロツク相互間の接続
のため高負荷駆動能力を必要とするものについてはバイ
ポーラ出力段を有するバイポーラCMOS複合回路で構成す
る。

〔発明の実施例〕

以下、図面に従つて本発明を説明する。第５図はCMOS回
路とバイポーラ回路の負荷と遅延時間の関係を示してい
る。図において50はCMOS回路の遅延時間特性、51はバイ
ポーラ回路の遅延時間特性を示している。図より明らか
なようにCMOS回路は負荷依存性が大きく低負荷と高負荷
における遅延時間の差が顕著であり、LSIとしての高速
動作や確実な回路動作には極めて不都合である。しかし
ながら、微細化されたCMOSでは図中に示すように負荷が
C₁以下の低負荷領域ではバイポーラ回路と同等もしくは
それ以上の高速動作が可能である。一方、バイポーラ回
路の遅延時間は負荷依存性が極めて小さく低負荷と高負
荷における遅延時間の差が小さいためLSIとしての高速
動作や確実な回路動作には極めて好都合である。

したがつて、半導体チツプに複数の機能回路ブロツクを
配置し、該機能ブロツク間を配線導体により相互接続し
て半導体集積回路装置を形成するものにおいて、該機能
回路ブロツクの内部回路の軽負荷部分をCMOS回路で構成
し、高負荷駆動能力を必要とする部分をMOSトランジス
タに隣接して形成されたバイポーラトランジスタを使用
したバイポーラCMOS複合回路で構成する。

第６図は本発明に適用して好適なバイポーラCMOS複合回
路の基本ゲートの一例であり、このような基本ゲートは
IEEE TRANSACTION ON ELECTRON DEVICE,VOL.ED−16,
No.11 NOV.1969にHUNG CHANGLIN等により発表されて
いる。図において、60はPMOSトランジスタ、61はNMOSト
ランジスタ、62,63はNPNトランジスタである。また、64
は入力端子、65は出力端子である。いま、入力端子64に
低レベルの信号が印加されたとき、NMOSトランジスタ61
がオフし、NPNトランジスタ63がオフする。一方、PMOS
トランジスタ60がオンし、NPNトランジスタ62がオンす
るため出力端子65は高レベルになる。また、入力端子64
に高レベルの信号が印加されたとき、RMOSトランジスタ
60がオフし、NPNトランジスタ62がオフする。一方、NMO
Sトランジスタ61がオンし、NPNトランジスタ63がオンす
るため、出力端子65は低レベルになる。したがつて、本
回路はインバータとして動作する。また、本回路は定常
状態のとき電源V_DDと基準電位V_ssとの間に電流通路が形
成されないためCMOS回路の低消費電力性が維持されてい
る。

第７図（Ａ）はバイポーラCMOS複合回路によつて構成さ
れる基本ゲートの他の例を示す。

図において、71,72はPMOSトランジスタ、73,74はNMOSト
ランジスタ、75,76はNPNトランジスタであり、x₁,x₂は
入力端子、ｙは出力端子である。この回路は２入力NAND
回路として動作するが動作の説明は省略する。なお、第
７図（Ａ）において、77,78はNPNトランジスタ75,76、N
MOSトランジスタ73,74、PMOSトランジスタ73がオフする
とき、その蓄積電荷を速やかに消滅させるための放電通
路を形成する抵抗である。

第７図（Ｂ）は第７図（Ａ）のバイポーラCMOS複合回路
を構成するためのレイアウト概略図を示し、第８図に理
解を助けるためのデバイス断面概略構造を示している。
これらの図において、第７図（Ａ）と相当部分は同一番
号で示している。尚、抵抗77,78は省略してある。第７
図（Ｂ）において、81,82は入力端子x₁,x₂に接がるゲー
ト電極であり、83はP⁺拡散層、84はN⁺拡散層である。PM
OSトランジスタ71はP⁺拡散層83上のゲート電極81の下に
形成され、PMOSトランジスタ72はP⁺拡散層83上のゲート
電極82の下に形成される。また、NMOSトランジスタ73は
N⁺拡散層84上のゲート電極82の下に形成され、NMOSトラ
ンジスタ74はN⁺拡散層上のゲート電極81の下に形成され
る。NPNトランジスタ75のコレクタは配線85により電源V
_DDに接続され、ベースは配線86によりPMOSトランジスタ
71,72の共通ドレイン電極に接続される。NPNトランジス
タ76のエミツタは配線87により基準電位V_ssに接続さ
れ、ベースは配線88によりNMOSトランジスタ74のソース
電極に接続される。そしてコレクタは配線91によりNMOS
トランジスタ73のドレインに接続されるとともに配線89
によりNPNトランジスタ75のエミツタと接続され、配線9
0により出力端子ｙに接続される。なお、第７図（Ｂ）
中×印は拡散層と配線を接続するためのコンタクトホー
ルである。

第９図に機能回路ブロツクの他の好ましい構成例を示
す。第９図（Ａ）は周知の順序論理回路であるＤ−TYPE
フリツプフロツプであり、第９図（Ｂ）にその真理値表
を示す。また、第９図（Ｃ）はその回路を示している。
本発明に使用する機能回路ブロツクの好ましい構成とし
ては負荷が小さく高速動作が可能な91の部分をすべてCM
OS回路で構成し、負荷駆動能力が要求される92の部分を
バイポーラCMOS複合回路で構成する。

第14図（Ａ）に第９図（Ｃ）の91の部分の論理ゲート回
路G₅,G₆のCMOS回路による構成を示す。図において、PMO
Sトランジスタ451,452,453とNMOSトランジスタ461,462,
463で３入力NANDゲートG₅を構成し、PMOSトランジスタ4
54,455,456とNMOSトランジスタ464,465,466で３入力NAN
DゲートG₆を構成している。そして、G₅の出力ｃをG₆の
入力の一つ（PMOS454とNMOS464の共通ゲート電極）に接
続し、G₆の出力ｄをG₅の入力の一つ（PMOS453とNMOS463
の共通電極）に接続することにより、３入力NANDゲート
G₅とG₆でフリツプフロツプ回路を構成している。

第14（Ｂ）に第９図（Ｃ）の92の部分のバイポーラCMOS
複合回路によつて構成される論理ゲートB₁の具体的な回
路例を示す。図において、PMOSトランジスタ471、NMOS
トランジスタ472、NPNトランジスタ475,476、抵抗473,4
74でインバータ回路を構成している。すなわち、いま、
入力ｃが低レベルのとき、NMOSトランジスタ472とNPNト
ランジスタ476がオフになる。一方、PMOSトランジスタ4
71とNPNトランジスタ475がオンになるため、出力は高
レベルになる。また、入力ｃが高レベルのとき、PMOSト
ランジスタ471とNPNトランジスタ475がオフになる。一
方、NMOSトランジスタ472とNPNトランジスタ476がオン
になるため、出力は低レベルになる。なお、抵抗473
は入力ｃが高レベルでPMOSトランジスタ471とNPNトラン
ジスタ475とがオフのときのPMOSトランジスタ471の蓄積
電荷及びNPNトランジスタ475のベース蓄積電荷の放電通
路を形成する。同様に抵抗474は入力ｃが低レベルでNMO
Sトランジスタ472とNPNトランジスタ476とがオフのとき
のNMOSトランジスタ472の蓄積電荷及びNPNトランジスタ
476のベース蓄積電荷の放電通路を形成する。

第10図（Ａ）は本発明に使用する機能回路ブロツクの典
型的な組合せ論理回路の一例の構成を示す。図におい
て、100は機能回路ブロツクを示し、内部にA,B,C,Dの四
個の回路単位（単一ゲート回路もしくは複数のゲート回
路を組合せた回路）を含んで一つの機能回路ブロツクを
構成している。101,102,103は機能回路ブロツクの入力
端子であり、104,105,106,107は出力端子である。回路
Ａには101,102からの信号が入力され、その出力（図中
▽印で示す）はCMOS回路によつて構成される論理ゲート
の出力（以下図中実線で示す）により回路Ｃの入力に接
続されるとともに出力端子104に接続される。回路Ｂに
は102,103からの信号が入力され、その出力の一つはCMO
S回路によつて構成された論理ゲートの出力により出力
端子107に接続される。回路Ｂの残りの出力はバイポー
ラCMOS複合回路によつて構成された論理ゲートの出力
（以下図中点線で示す）により、回路C,Dの入力に接続
される。回路Ｃの入力には前記回路Ａの出力と回路Ｂの
出力が接続され、その出力はバイポーラCMOS複合回路に
よつて構成される論理ゲートの出力端子105に接続され
る。回路Ｄの入力には入力端子102の信号と回路Ｂの一
方の出力が接続され、その出力はバイポーラCMOS複合回
路によつて構成される論理ゲートの出力端子106に接続
される。要するに本実施例ではチツプ上の配列単位であ
る機能回路ブロツク内部の回路単位の個々のレベルでCM
OS回路によつて構成される論理ゲートの出力にするかバ
イポーラCMOS複合回路出力によつて構成される論理ゲー
トにするかの選択が行われる点に特徴がある。

第10図（Ｂ）は第10図（Ａ）の機能回路ブロツクを内部
の回路単位レベルに展開したものであり、第10図（Ａ）
と同一部分は同一番号で示す。図において、110は従来
知られているCMOS回路によつて構成される２入力NANDゲ
ートであり、第10図（Ａ）の回路単位Ａを構成してい
る。120はバイポーラCMOS複合回路によつて構成される
２入力NORゲートであり、CMOS回路によつて構成される
インバータ150とともに回路単位Ｂを構成している。130
はバイポーラCMOS複合回路によつて構成される２入力NO
Rゲートであり、回路単位Ｃを構成している。そして、1
40はバイポーラCMOS複合回路による２入力NANDゲートで
あり、回路単位Ｄを構成している。

第15図は第10図（Ｂ）に示した５ケの回路単位からなる
機能回路ブロツクの具体的な回路構成の例である。図に
おいて、PMOSトランジスタ501,502とNMOSトランジスタ5
03,504で第10図（Ｂ）のCMOS2入力NANDゲート110を構成
している。次にPMOSトランジスタ511,512、NMOSトラン
ジスタ513,514,NPNトランジスタ517,518、抵抗515,516
でバイポーラCMOS複合回路による２入力NORゲート130を
構成している。なお、抵抗515,516は第14図（Ｂ）の抵
抗473,474と同じく、トランジスタベース蓄積電荷の放
電通路を形成するものである。次にPMOSトランジスタ52
1、522、NMOSトランジスタ523,524、NPNトランジスタ52
7,528、抵抗525,526でバイポーラCMOS複合回路による２
入力NORゲート120を構成している。次にPMOSトランジス
タ531とNMOSトランジスタ532でCMOSインバータ150を構
成している。最後にPMOSトランジスタ541,542、NMOSト
ランジスタ543,544、NPNトランジスタ547,548、抵抗54
5,546でバイポーラCMOS複合回路による２入力NANDゲー
ト140を構成している。

第11図（Ａ）に本発明の一実施例を示す。図において、
200は半導体チツプであり、ブロツク列201−ａ〜201−
ｃが配列されている。ブロツク列201−ａは機能回路ブ
ロツク211,212,213,214を含み、ブロツク列201−ｂは機
能回路ブロツク221,222を含み、ブロツク列201−ｃは機
能回路ブロツク231,232,233を含んでいる。そして、こ
れらの各機能回路ブロツク間を相互接続してLSIを構成
するにあたり、機能回路ブロツク211はCMOS回路によつ
て構成される論理ゲートの出力とバイポーラCMOS複合回
路によつて構成される論理ゲートの出力を有し、近距離
の機能回路ブロツク212と221間を配線251と252によつて
CMOS回路によつて構成される論理ゲートの出力で接続
し、遠距離の機能回路ブロツク213,214,231,232間を配
線253によつてバイポーラCMOS複合回路出力で接続して
いる。また、機能回路ブロツク233はCMOS回路出力のみ
を有し、配線261によつて機能回路ブロツク232に接続し
ている。さらにまた、機能回路ブロツク232はバイポー
ラCMOS複合回路出力のみを有し、配線262によりボンデ
ングパツド270に接続している。

第11図（Ｂ）は第11図（Ａ）において、ボンデングパツ
ド201,202を経てチツプの外部から信号を導入して論理
動作を行い、その出力を内部の複数の機能回路ブロツク
に分配している可能回路ブロツク211と機能回路ブロツ
ク211の出力253と機能回路ブロツク233の出力261を導入
して論理動作を行い、その出力262をボンデングパツド2
70を経てチツプの外部に出力する機能回路ブロツク232
を取り出したものである。図において、機能回路ブロツ
ク211はボンデングパツド201,202を経て信号を導入して
論理動作を行い、一つのCMOS回路出力251を内部の機能
回路ブロツク221へ供給する。同様に残りのCMOS回路出
力252を機能回路ブロツク212に供給する。さらにバイポ
ーラCMOS複合回路出力253を機能回路ブロツク213,214,2
31へ供給するとともに機能回路ブロツク232に供給して
いる。次に、機能回路ブロツク232は機能回路ブロツク2
11の出力253と機能回路ブロツク233の出力261を導入し
て論理動作を行い、バイポーラCMOS複合回路出力262に
よつてボンデングパツド270を経てチツプの外部に出力
する。

第16図は第11図（Ｂ）の具体的な構成例を示している。
図において、機能回路ブロツク211は２入力NANDゲート6
01,602,603とインバータ604,605の５個の回路単位から
なつており、このうち、２入力NANDゲート603のみがバ
イポーラCMOS複合回路で構成され、他の４個はCMOS回路
で構成されている。

次に、機能回路ブロツク232は２入力NORゲート606が１
個の回路単位からなり、それはバイポーラCMOS複合回路
で構成されている。

第17図は第16図の回路構成の一例を示している。図にお
いて、PMOSトランジスタ611,612とNMOSトランジスタ61
3,614で第16図のCMOS2入力NANDゲート601を構成してい
る。同様に、PMOSトランジスタ621,622とNMOSトランジ
スタ623,624でCMOS2入力NANDゲート602を構成してい
る。次に、PMOSトランジスタ631,632、NMOSトランジス
タ633,634、NPNトランジスタ635,636、抵抗637,638でバ
イポーラCMOS複合回路による２入力NANDゲート603を構
成している。次に、PMOSトランジスタ661,662、NMOSト
ランジスタ663,664、NPNトランジスタ665,666、抵抗66
7,668でバイポーラCMOS複合回路による２入力NORゲート
606を構成している。最後に、PMOSトランジスタ641でNM
OSトランジスタ642でCMOSインバータ604を構成し、PMOS
トランジスタ651とNMOSトランジスタ652でCMOSインバー
タ605を構成している。

第12図に本発明の他の実施例を示す。半導体集積回路装
置の集積度が向上し、一つの半導体チツプにより多くの
回路が形成できるようになると回路相互間の接続が増々
複雑で長くなり、半導体集積回路の性能を低下させる一
因となる。また、これらの回路の配置，配線を行う電算
機の処理時間もぼう大になつてくる。このため、一つの
半導体チツプを複数のサブチツプに計算上分割定義し、
各サブチツプ単位で回路の配置，配線を行い、しかる
後、各サブチツプ間を相互配線を行つて半導体集積回路
装置を完成させる方法が行われている。本発明はこのよ
うなサブチツプレベルを単位とする半導体集積回路の構
成に対しても極めて有効である。

第12図において、300は一つの半導体チツプであり、半
導体チツプ上に４つのサブチツプ301〜304が定義されて
おり、これらサブチツプ間の余白部はサブチツプ相互間
を接続するための配線チヤネルとして割合てられる。

第13図はサブチツプを構成する場合の本発明の実施例を
示す。このサブチツプには401〜413までの13個の機能回
路ブロツクが配置されている。また、入力端子として42
1〜423の３個が設けられ、出力端子として431〜436の６
個の出力端子が設けられている。個々の機能回路ブロツ
クはCMOS回路出力のみを持つもの（402,405,412）、バ
イポーラCMOS複合回路出力のみを持つもの（403,404,40
6,407,409,411,413）、両方の出力を持つもの（401,40
8,410）があり、主として負荷駆動能力により使い分け
る。すなわち、フアンアウトや総配線長が短い軽負荷の
部分にはCMOS回路出力を使用し、負荷の重い部分や複合
機能回路ブロツクの出力端子に接続される部分はバイポ
ーラCMOS複合回路出力を使用する。複合回路機能ブロツ
クの実際の設計において、機能回路ブロツクの配置と相
互間の配線をマニユアルで設計する場合、相互間の配線
長を予め算定できるためCMOS回路出力にすべきかバイポ
ーラCMOS複合回路出力にすべきかの選択は容易である。
しかし、配置と配線を電算機による自動設計で行う場
合、相互間の配線長を正確に見積ることは困難である。
したがつて、このような場合、複合機能回路ブロツクの
大きさや複雑さから判断して機能回路ブロツクの出力の
ほとんどをバイポーラCMOS複合回路にするなどの決定が
必要である。しかし、この場合でも個々の機能回路ブロ
ツクの内部回路はその出力部分を除く部分はCMOS回路で
構成されるためバイポーラトランジスタを組入れたこと
による面積の増加は最小限に抑えることができる。

尚、本発明でいう「機能回路ブロツク」とは、NOT回路
やNAND回路やNOR回路等の論理ゲート、論理ゲートが複
数組み合わされて所望の論理演算を行なう組合せ論理回
路、フリツプフロツプやカウンタやシフトレジスタ等の
順序論理回路だけでなく、例えば第14図（Ｂ）に示され
る様なインバータを入力バツフア回路や、出力バツフア
回路として使用する場合をも含むものである。

以上の説明で明らかなように、本実施例ではCMOS回路の
低消費電力性と軽負荷における高速性の特長とバイポー
ラ回路の高負荷駆動能力との特長を生かし、機能回路ブ
ロツク内の回路レベルで適宜バイポーラCMOS複合回路を
使用するため、必要最小限のチツプ面積の増加で高速、
低消費電力のLSIを実現できる。本発明は人手によるLSI
の配置，配線設計にも有効であるが、信号ごとの配線長
がまちまちになる電算機による自動設計を適用する場合
に特に効果が大である。

〔発明の効果〕

以上述べた様に、本発明によれば、低消費電力，高速動
作が可能な半導体集積回路装置を得ることができ、更に
負荷駆動能力に応じて回路を使い分けているので、自動
化をする際に有利な設計方法を得ることができる。

【図面の簡単な説明】

第１図はLSIのチツプレイアウト図、第２図は機能回路
ブロツクの例を示す図、第３図はCMOSに並列駆動の例を
示す図、第４図は中間バツフアによる駆動例を示す図、
第５図はCMOSとバイポーラ回路の負荷特性を示す図、第
６図はバイポーラCMOS複合回路の例を示す図、第７図は
バイポーラCMOS複合回路の他の例を示す図、第８図は第
７図の回路のデバイ概略断面構造を示す図、第９図はＤ
−タイプフリツプフロツプの例を示す図、第10図は本
発明の機能回路ブロツクの一般構成を示す図、第11図は
本発明の一実施例を示す図、第12図は４つのサブチツプ
からなる半導体集積回路装置を示す図、第13図は本発明
の他の実施例を示す図、第14図は第９図（Ｃ）の具体的
回路例を示す図、第15図は第10図（Ｂ）の具体的回路例
を示す図、第16図は第11図（Ｂ）の具体的構成例を示す
図、第17図は第16図の具体的回路例を示す図である。 10……半導体基板、13,14,15……機能回路ブロツク、4
1,42……CMOS回路、43……中間バツフア、60,71,72……
PMOSトランジスタ、61,73,74……NMOSトランジスタ、6
2,63,75,76……NPNトランジスタ、91……CMOS回路、92
……バイポーラCMOS複合回路、200……半導体チツプ、2
11〜214,221〜222,231〜233……機能回路ブロツク、300
……半導体基板、301〜304……サブチツプ。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/08 Ａ 8839−5Ｊ (56)参考文献特開昭57−212827（ＪＰ，Ａ) 「電子材料」Ｖｏｌ．18Ｎｏ．８（1979．８）Ｐ．44−49 「電子材料」Ｖｏｌ．21Ｎｏ．１（1982．１）Ｐ．67−73 「ＲｉｃｏｈＴｅｃｈｎｉｃａｌＲｅｐｏｒｔ」Ｎｏ．８Ｎｏｖｅｍｂｅｒ 1982．Ｐ．40−45

Claims

【特許請求の範囲】

【請求項１】１つの半導体チップ上に、デジタル信号を
入力し、上記デジタル信号の論理演算を行い、デジタル
信号を出力し、CMOSトランジスタ回路で構成されるCMOS
ブロックか、出力部がバイポーラトランジスタで構成さ
れ上記出力部を駆動する駆動部がMOSトランジスタで構
成されるBi−MOSブロックかのどちらかで構成されるデ
ジタル論理回路ブロックを複数有し、上記CMOSブロック
と上記Bi−MOSブロックを混在して配置する半導体集積
回路装置の製造方法において、少なくとも１つの上記デジタル論理回路ブロックは、こ
のデジタル論理回路ブロックに接続される他のデジタル
論理回路ブロックの負荷が、上記CMOSブロックの負荷に
対する遅延時間が上記Bi−MOSブロックの負荷に対する
遅延時間より第１の負荷領域にあるなら、上記CMOSブロ
ックを選択し、少なくとも１つの他の上記デジタル論理回路ブロック
は、このデジタル論理回路ブロックに接続される他のデ
ジタル論理回路ブロックの負荷が、上記CMOSブロックの
負荷に対する遅延時間が上記Bi−MOSブロックの負荷に
対する遅延時間より大きい第２の負荷領域にあるなら、
上記Bi−MOSブロックを選択することを特徴とする半導
体集積回路装置の製造方法。
【請求項２】特許請求の範囲第１項において、上記CMOSブロックの入力又は出力は少なくとも１つの他
のデジタル論理回路ブロック又はボンディングパッドに
接続され、上記Bi−MOSブロックの入力又は出力は少なくとも１つ
の他のデジタル論理回路ブロック又はボンディングパッ
ドに接続され、上記１つの半導体チップ上に混在して配置することを特
徴とする半導体集積回路装置の製造方法。
【請求項３】特許請求の範囲第１項または第２項におい
て、上記１つの半導体チップ上に上記デジタル論理回路ブロ
ックを複数個組合せた複数個のサブチップを構成し、１
つのサブチップから他のサブチップへの出力を形成する
少なくとも１つのデジタル論理回路ブロックは、その出
力部が上記バイポーラトランジスタで構成され、上記出
力部を制御する制御部はMOSトランジスタで構成されるB
i−MOSブロックを含むことを特徴とする半導体集積回路
装置の製造方法。
【請求項４】特許請求の範囲第１項、第２項または第３
項において、上記デジタル論理回路ブロックは、論理ゲート、組合せ
論理回路、順序論理回路、論理機能ブロック間のドライ
バ回路のうちの一つ又はそれらを組合せた回路を含むこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項５】特許請求の範囲第１項、第２項、第３項ま
たは第４項において、上記バイポーラトランジスタと上記MOSトランジスタと
の複合回路である上記Bi−MOSブロックは、出力を高レ
ベルに駆動するトランジスタと出力を低レベルに駆動す
るトランジスタの少なくとも一方がバイポーラトランジ
スタで構成される出力部と、上記バイポーラトランジス
タを含む上記出力部を駆動する駆動部がMOSトランジス
タで構成することを特徴とする半導体集積回路装置の製
造方法。
【請求項６】特許請求の範囲第１項、第２項、第３項、
第４項または第５項において、上記デジタル論理回路ブロックのうち少なくとも１つは
上記CMOSブロックと上記Bi−MOSブロックとを有する組
合せブロックであって、上記組合せブロックは上記CMOS
ブロックからのCMOS出力信号と上記Bi−MOSブロックか
らのBi−MOS出力信号の少なくとも２つの出力信号を出
力することを特徴とする半導体集積回路装置の製造方
法。
【請求項７】特許請求の範囲第１項、第２項、第３項、
第４項、第５項または第６項において、上記CMOSブロックの入力部又は出力部は少なくとも１つ
の他のデジタル論理回路ブロックに接続され、上記Bi−MOSブロックの入力部又は出力部は少なくとも
１つの他のデジタル論理回路ブロックに接続され、上記組み合わせブロックの出力部は、上記CMOSブロック
からのCMOS出力部と上記Bi−MOSブロックからのBi−MOS
出力部とを有し、上記CMOS出力部は少なくとも他の１つの上記デジタル論
理回路ブロックに接続され、上記Bi−MOS出力部は少な
くとも他の１つの上記デジタル論理回路ブロックに接続
することを特徴とする半導体集積回路装置の製造方法。