JPH0227768A - 薄膜トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 アクティブマトリクス型の液晶表示装置やエレクトロ・
ルミネッセンス・パネル等の駆動に用いる薄膜トランジ
スタ（Ｔ　Ｐ　Ｔ）とその製造方法に関し、 薄膜のピンホールによるＴＰＴの短絡欠陥発生を無くす
ことを目的とし、 構成する。

動作半導体層と、ゲート電極と、前記動作半導体層とゲ
ート電極との間に介在するゲート絶縁膜を有する薄膜ト
ランジスタにおいて、該ゲート絶縁膜が熱膨張率が４　
Ｘ　１０−ｂ〜４　Ｘ　ｔｏ−’　（’　Ｋ−１〕のポ
リイミド膜よりなる構成とする。

〔産業上の利用分野〕

本発明はアクティブマトリクス型の液晶表示装置やエレ
クトロ・ルミネッセンス（ＥＬ）　　・パネル等の駆動
に用いる薄膜トランジスタ（ＴＰＴ）とその製造方法に
関する。

この種の液晶表示装置やＥＬパネル等の駆動には、デー
タバスラインとスキャンパスラインの各交点にＴＰＴを
配設したＴＰＴマトリクスが用いられるが、ここに用い
られるＴＰＴマトリクスは、短絡欠陥のないＴＰＴが集
積されたものであることが必要がある。この理由は短絡
欠陥ＴＰＴがたとえ１個でもあると、その欠陥ＴＰＴに
接続されるパスラインが短絡された結果となり、表示装
置としてはそのパスラインにつながる総ての画素が表示
不良を引き起こし、いわゆる線欠陥という重大な欠陥と
なるからである。

〔従来の技術〕

第４図に従来の薄膜トランジスタ（Ｔ　Ｐ　Ｔ）の要部
断面構造を示す。

■はガラス基板のような絶縁性基板、Ｇは厚さ約８０ｎ
ｍのＣｒ（クロム）のような導電性材料膜からなるゲー
ト電極、３は厚さ約３００ｎｍの５ｉＮ（窒化シリコン
）膜からなるゲート絶縁膜、５は凡そ１１００ｎの厚さ
のａ−５ｉ（アモルファスシリコン）層からなる動作半
導体層、６は厚さ約１１００ｎのＳｔｏｗ（二酸化シリ
コン）膜からなる保護膜、Ｓ、　　Ｄは厚さ約３９ｎｍ
のｎ”ａ−５ｉＮ９と厚さ約１１００ｎのＴｉ　　（チ
タン）膜１０からなるソース及びドレイン電極である。

ＳｉＮ膜、ａ−Ｓｉ層、Ｓｉ０ｇ膜の各層は、それぞれ
５ＩＨ４（シラン）とＮＨ，（アンモニア）　＋　　Ｓ
　ｉ　Ｈ４ｒ　Ｓ　Ｉ　ＨａとＮ２０（酸化窒素）の混
合雰囲気を用いてプラズマ化学気相成長（Ｐ−ＣＶＤ）
法により形成する。

〔発明が解決しようとする課題〕

上記構造に於けるＴＰＴの短絡欠陥の発生率はゲート絶
縁膜３のピンホール密度に依存する。

従来よりゲート絶縁膜３形成に用いられているＰ−ＣＶ
Ｄ法は、被着形成法の中では最もピンホール密度の少な
い膜形成法として知られている。

しかしそれでもなおＰ−ＣＶＤ法により形成した絶縁膜
中のピンホールは皆無ではなく、１平方センチメートル
当り４〜５個のピンホールが存在する。

そのためこのような膜を使用するＴＰＴを集積したＴＰ
Ｔマトリクスは、短絡欠陥を完全に無くし得ない。この
ような状況下にあって高歩留を得るために、一つの画素
に複数個のＴＰＴを接続した冗長構成が採用されている
。このように構成しておけば、不良素子が検出された場
合には、その不良素子をレーザで切断することにより修
復することができ、製造歩留が向上する。しかし、この
修復は自動化が困難であり、大きな工数を要するという
難点がある。

本発明は、このようなＴＰＴを構成する薄膜のピンホー
ルに起因するＴＰＴの短絡欠陥発生を無くし、ＴＰＴマ
トリクスを高歩留で製造できるようにすることを目的と
する。

〔課題を解決するための手段〕

本発明は第１図に示すように、ゲート電極Ｇと動作半導
体層５との間に介在するゲート絶縁膜３を、熱膨張率が
４ＸｌＯ−’〜４　Ｘｌ０−’　（”　Ｋ−１〕のポリ
イミド膜を用いて形成したものである。

上記ゲート絶縁膜３を構成するポリイミド膜は、単層で
あっても、或いは多層化してもよく、多層構成とすれば
ピンホールに起因する短絡欠陥の発生をより確実に防止
できる。

なお、上記第１図と前記第４図において、同−部分或い
は同種の部分には、同一符号を付しである。

〔作　用〕

上記ゲート絶縁膜３に用いたポリイミド膜は、スピンコ
ード法で形成できる。このスピンコード法で形成した絶
縁膜は、膜中のピンホールが極めて少ないとう利点を有
する。

一方、昨今は熱膨張率の小さいポリイミドが多く出現し
ている。従って、ポリイミド膜に接する動作半導体層４
を構成するａ−Ｓｉ層等の無機半導体層の熱膨張率が凡
そ３　ｘｌＯ−”　（”　Ｋ−１〕であるのに対して、
ゲート絶縁膜３として熱膨張率が４×１０−１〜４　Ｘ
ｌ０−ｂ（’　Ｋ−１〕のポリイミド膜を使用すること
ができる。

このように両者の熱膨張率の差を小さくできるので、熱
膨張、収縮によるポリイミド膜のクランクが発生する恐
れもない。

更に上記ポリイミド膜を多層構成とすることもでき、こ
のようにすると、たとえ各ポリイミド膜に稀にピンホー
ルが発生しても、各層のピンホール同士がつながる確率
は極めて低い。

従って、ピンホール・フリーのゲート絶縁膜を得ること
ができる。

本発明は上述の如く、ゲート絶縁膜３のピンホールを無
くすことが出来るので、ＴＰＴのゲートとソース・ドレ
イン間の短絡欠陥発生を無くし、製造歩留りの高いＴＦ
Ｔマトリクスを実現することが出来る。また本発明によ
れば、絶縁膜の形成がスピンコード法であるので大量生
産が容易になる。

〔実　施　例〕

以下本発明の一実施例を第２Ａ図、第２Ｂ図。

及び第２Ｃ図の（ａｌ〜０１により説明する。なお、上
記第２Ａ図、第２Ｂ図、及び第２Ｃ図を、説明の便宜上
第２図と総称することとする。なお、第２Ｂ図（ａ）　
〜ＴＪ）　、第２Ｃ図（ａｌ　〜（Ｊ）は、それぞれ第
２Ａ図（ａｌ〜０１のＢ−Ｂ矢視部、Ｃ−Ｃ矢視部を示
す要部断面図である。

〔第２図（ａｌ参照） 透明な絶縁性基板としてのガラス基板ｌ上に、厚さ約８
０ｎｍのＣｒ（クロム）膜からなるゲート電極Ｇとスキ
ャンパスライン２を形成した後、その上部に例えば日立
化成社製のポリイミドＰＩＱ−Ｌ１００を、凡そ１５０
ｎｍの厚さに塗布し４００℃で最終キュアを行った後、
その上に上記ポリイミドｐＨｌｌ〜Ｌ１００を凡そ１５
０ｎｍの厚さに塗布し、４００℃で最終キュアを行って
、２層構成としたポリイミド膜３を形成する。

〔第２図ｆｂｌ参照〕 次いで化学気相成長（Ｐ−ＣＶＤ）法にて、厚さ約ＩＱ
ｎｍの５ｔＮ（窒化シリコン）膜４．厚さ約１１００ｎ
のａ−３ｉ（アモルファスシリコン）膜５．厚さ約１４
０ｎｍのＳｔｏｗ（二酸化シリコン）膜６を連続して成
膜する。これらの各薄膜の生成に際して生成ガスとして
、それぞれ５ｉＮ４（シラン）／ＮＨ，（アンモニア）
　ｒ　　ｓ　Ｉ　Ｎ４　。

５ｉＨａ／Ｎ！Ｏ（亜酸化窒素）を使用できる。

〔第２図（Ｃ）参照〕 次いでこれらの上に例えばマイクロポジット社製フォト
レジスト？ＩＰ−１４００を塗布し、レジスト膜７を形
成する。

〔第２図＋ｄ＋参照〕 上記レジスト膜７にガラス基板１背面から、ゲート電極
Ｇ及びスキャンパスライン２をマスクとして露光光を照
射し、自己整合法による露光を行う。図の７′は未露光
部を示す。

〔第２図（ｅ）参照〕 これを現像することにより、被露光部は溶解。

除去され、上記未露光部７′のみからなるレジスト膜８
が残留する。

〔第２図（ｆｌｌ参照 上記レジスト膜８をマスクとしてＳ　ｉ　Ｏ，膜６の露
出部をエツチング除去する。これにより、デー１電極Ｇ
およびスキャンパスライン２に位置整合したＳｉＯ□膜
６が得られる。

〔第２図（ｇｌ参照〕 この上に基板温度約１２０℃において、ＰＨ３（フォス
フイン）を０．５％混合したＳｉＨ，を生成ガスに用い
たＰ−ＣＶＤ法により、コンタクト層としてのｎ”ａ−
Ｓｔ層９を約３Ｑｎｍの厚さに形成し、更にその上に真
空蒸着法にてＴｉ　　（チタン）膜ｌＯを約］００ｎｍ
の厚さに形成する。

〔第２図（ｈｌ参照〕 次いで上記レジスト膜８を除去して、同時にその上層に
付着したＴｉ膜ｌＯとｎ”ａ−３ｉ層９をリフトオフす
る。

〔第２図（１）参照〕 次いでＴＰＴ素子を形成する領域を除く他の領域のＴｉ
膜ＩＱ、ｎ”ａ−５ｉ層９．及びａ−Ｓｉ層５のを、レ
ジスト膜（図示せず）をマスクとしたＣＦ４（フレオン
）によるドライエツチングにより除去する。

これによりドレイン電極りおよびソース電橋Ｓが画定し
、ＴＰＴが完成する。

〔第２図Ｕ）参照〕 この上にＩＴＯのような透明４電材料からなる透明導電
膜を形成し、これの不要部を除去して、データバスライ
ン１１及び画素電極Ｅを形成し、本実施例のＴＰＴマト
リクスが得られる。

以上のようにして製作したＴ　Ｐ　Ｔの、代表的な特性
を第３図（ａｌに示す。なお、第３図（ｂｌは従来のＴ
ＰＴ特性を示す図で、本実施例と比較のために掲げたも
のである。なお両図とも、横軸はゲート電圧Ｖｇ（単位
■〕、縦軸はドレイン電流１ｄ（単位Ａ〕である。

両図に見られる如く、本実施例のＴＰＴ特性は従来構造
のＴＰＴと比較して何の遜色もなく、ヒステリシスのな
い特性を有する。

また本実施例のゲート絶縁膜３は、２層に積層したポリ
イミド膜をもって形成しているので、ピンホールは生じ
にくい。たとえピンホールが発生しても、上層と下層の
ピンホールが同一箇所にでき、両者がつながる危険は非
常に低いので、このピンホールがゲート絶縁膜３のピン
ホールとなることは殆どない。従って本実施例のＴＰＴ
はピンホールフリーとなる。ただし、このように２層な
るいは３層以上の多層にポリイミド膜を積層し、ピンホ
ールフリーとするには、下層のポリイミドをキュアした
後に、上層のポリイミドを塗布することが必要である。

更に本実施例で使用したポリイミドは、前述したように
熱膨張率が４Ｘ１０−ｂ〜４　Ｘｌ０−’　（’　Ｋ−
１〕の範囲にあるので、動作半導体層を形成するａＳｉ
層５と熱膨張率の差が僅かであり、温度変化に起因する
クランク発生のおそれもない。

なおト記−実施例では、ゲート絶縁膜３とａＳ　ｉ　ｑ
　５との間に、ＳｉＮ膜４を介在させたが、これは動作
半導体層であるａ−８ｉ層５との界面特性を考慮したも
のであって、ポリイミド膜上に直接ａ−３ｉＪ膏５を堆
積させるより、本実施例の如く、ポリイミド膜上にＳｉ
Ｎ膜４を形成し、その上にａ−ｓｔｌｓを堆積させる方
が、良質なａＳｉ層を得ることができる。このようにＳ
ｉＮ膜とａ−３ｉ層を積層する工程は、Ｐ−ＣＶＤ法を
用いれば、単に生成ガスを切り換えるだけでよく、製造
工程を複雑化することはない。

〔発明の効果〕

本発明によれば、Ｐ−ＣＶＤ絶縁膜に存在するようなピ
ンホールを無くすことが出来るので、ＴＰＴのゲートと
ソース・ドレイン間の短絡欠陥発生を無くすことが可能
となり、ＴＰＴの製造歩留を向上することが出来る。

また本発明によれば、絶縁膜の形成がスピンコード法で
あるので大量生産が容易となる。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２Ａ図、第２Ｂ図、第２Ｃ図ノ（ａ）〜（ｊ）ハ本発
明−実施例説明図、 第３図（ａ）、（ｂ）は本発明の効果説明図、第４図は
従来のＴＰＴの構造説明図である。 図において、■は絶縁性基板（ガラス基板）、。 ２はスキャンパスライン、３はゲート絶縁膜（ポリイミ
ド膜）、４はＳｉＮ膜、５は動作半導体層（ａ−８ｉ層
） ６は保護膜 （Ｓ ｉ　ｏ□ 膜） はデータバスライン、 Ｇはゲート電極を示す。 Ｄコ ドレイン電冬獅 シト４ｑ二日月溝パ２′客１ａｌｌ″１１１１２八第１
図 第 図 １ニガラス基板 ３：ポリイミド膜 第２Ａ図 第２Ｂ図 本発明−実施例説明図 第　２　図 を 第２Ｃ図 （幻ヨヤヨユ二と＝ （幻 ９：ｎ″ａ　−５１ＩｉＩ 第２Ａ図 第２Ｂ図 本発明−実施例説明図 第２図 第２Ｃ図 ′５ｖ−４ （ＣＩ） →ゲート電反ｖｇｒｖ） 茗用国

Claims (4)

【特許請求の範囲】
1. （１）動作半導体層（５）と、ゲート電極（Ｇ）と、前
   記動作半導体層とゲート電極との間に介在するゲート絶
   縁膜（３）を有するトランジスタ構成において、前記ゲ
   ート絶縁膜（３）が、熱膨張率が４×１０＾−＾６〜４
   ×１０＾−＾５〔＾゜Ｋ＾−＾１〕のポリイミド膜より
   なることを特徴とする薄膜トランジスタ。
2. （２）前記動作半導体層（５）とポリイミド膜よりなる
   ゲート絶縁膜（３）との間に、窒化シリコン膜（４）を
   介在させてなることを特徴とする請求項１記載の薄膜ト
   ランジスタ。
3. （３）動作半導体層（５）と、ゲート電極（Ｇ）と、前
   記動作半導体層とゲート電極との間に介在するゲート絶
   縁膜（３）を有する薄膜トランジスタを製造するに際し
   、 絶縁性基板（１）上に所定のパターンを有するゲート電
   極（Ｇ）を形成する工程と、 該ゲート電極上を含む絶縁性基板（１）上に、ポリイミ
   ドを塗布し次いで該塗布したポリイミドを所定の温度で
   キュアする一連の工程を反復して、少なくとも一層のポ
   リイミド膜からなるゲート電極（３）を形成する工程と
   、 該ゲート絶縁膜（３）上に動作半導体層（５）を形成す
   る工程 とを含むことを特徴とする薄膜トランジスタの製造方法
   。
4. （４）前記ゲート絶縁膜（３）上に動作半導体層（５）
   を形成するに先立って、化学気相成長法を用いて無機絶
   縁膜を形成し、次いで生成ガスを切り換えて動作半導体
   層を連続して成膜する工程を含むことを特徴とする請求
   項３記載の薄膜トランジスタの製造方法。