JPH04324830A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に関し、
特に層間絶縁層のピンホールによる歩留り低下を防止す
る構造に関するものである。

【０００２】

【従来の技術】一般に、液晶表示装置は、カラーＴＶを
中心に開発や量産化が活発に進められている。これらの
技術動向を詳細に説明したものとして、日経ＢＰ社が発
行した「フラットパネル・ディスプレイ　　１９９１」
がある。この中には、色々な構造の液晶表示装置が開示
されているが、ここではＴＦＴを利用したアクティブ・
マトリックス液晶表示装置で以下に説明をしてゆく。

【０００３】このアクティブ・マトリックス液晶表示装
置は、例えば図２の如き構成を有する。先ず透明な絶縁
性基板、例えばガラス基板（５１）がある。このガラス
基板（５１）上には、ＴＦＴの一構成要素となるゲート
（５２）および補助容量電極（５３）が、例えばＭｏ−
Ｔａ合金等より形成されている。更に全面にはＳｉＮｘ
から成る膜（５４）が積層されている。続いて前記ゲー
ト（５２）に対応するＳｉＮｘ膜（５４）上には、アモ
ルファス・シリコン膜（５５）およびＮ＋型のアモルフ
ァス・シリコン膜（５６）が積層され、この２層のアモ
ルファス・シリコン膜（５５），（５６）の間には、半
導体保護膜（５７）が設けられている。続いてＮ＋型の
アモルファス・シリコン膜（５６）上には、それぞれソ
ース電極（５８）およびドレイン電極（５９）が、例え
ばＭｏとＡｌの積層体で設けられている。更には前記補
助容量電極（５３）に対応する前記ＳｉＮｘ膜（５４）
上に、例えばＩＴＯより成る表示電極（６０）が設けら
れ、前記ソース電極（５８）と電気的に接続されている
。

【０００４】一方、図示していないが、前記ガラス基板
（５１）と対向して、ガラス基板が設けられ、このガラ
ス基板上に対向電極が設けられている。更に、この一対
のガラス基板間に液晶が注入され、液晶表示装置と成る
。

【０００５】

【発明が解決しようとする課題】以上の構成に於いて、
前記ＳｉＮｘ膜（５４）に、ピンホールが発生し、この
ピンホールを介して、前記表示電極（６０）が前記補助
容量電極（５３）とコンタクトする問題があった。液晶
表示装置は、近年３０万〜１００万画素を有し、ますま
すこの画素数が増大する傾向にある。しかしこの様な状
況下で、１個の点欠陥さえ容認されず、前記ピンホール
が１つしか生じなくとも、歩留り低下の大きな要因とな
る。

【０００６】

【課題を解決するための手段】本発明は、前述の課題に
鑑みて成され、少なくとも前記ＴＦＴ（１）のソース電
極（１１）およびドレイン電極（１２）と下層で接触す
る層（１５）から前記ＴＦＴ（１）のゲート（３）の表
面まで一連で成るピンホール（１０）に対応したゲート
（３）に、このピンホール（１０）よりも大きいサイズ
のピンホール（１６）を備えることで解決するものであ
る。

【０００７】更には、前記ＴＦＴ（１）のゲート（３）
と前記ＴＦＴ（１）のアモルファスシリコン活性層（１
３）との間に形成される絶縁層（８）を、２層構成にし
、異なる工程で形成することで解決するものである。

【０００８】

【作用】ピンホール（１０）が、前記ソース電極（１１
）およびドレイン電極（１２）の下層の層、つまりアモ
ルファスシリコン層（１３）より前記ゲート（３）表面
まで一連で成り、ゲート（３）には、このピンホール（
１０）よりも大きいピンホール（１６）を設けると、前
記電極材料が被着されてもこの電極は、ゲート（３）の
下層のガラス基板（２）と接触するだけでゲート（３）
とは電気的に分離される。

【０００９】一方、絶縁層（８）を、２層構造で異なる
工程で設けると、第１層の絶縁層に生じたピンホールは
、第２層の絶縁層で埋めることができる。しかし、完全
に埋めることは、現実としては不可能であり、埋めるこ
とができなかったピンホール（１０）は、そのままアモ
ルファスシリコン・コンタクト層（１３）まで、あたか
も結晶成長の如く、成長する事が有る。でも、サイズの
大きいピンホール（１６）がゲート（３）に設けられて
いるので、前記電極とゲート（３）は電気的に分離され
る。

【００１０】

【実施例】以下に本発明について説明する。先ず構成を
図１を参照しながら詳述する。ここで図１は、図面の都
合上、３つに分割してあり、一番左側は、ＴＦＴ（１）
の構成を示し、中央は基板の右側および左側の端子領域
に形成されるドレイン端子の構成を示し、一番右側には
、基板の上側または／および下側の端子領域に形成され
るゲート端子の構成を示すものである。

【００１１】先ず透明な絶縁性基板（２）がある。ここ
でこの基板（２）は、例えばガラス基板である。このガ
ラス基板（２）上には、Ｃｒが５００Å、Ｆｅが１％入
ったＣｕが１５００Å積層されて、ゲート（３）および
補助容量電極（４）が設けられている。またゲート（３
）と一体となり、前記基板（２）のゲート端子（５）へ
延在されたゲートライン（６）が設けられ、ゲート端子
（５）の表面で電気的に接続されている。またドレイン
端子（７）とゲート端子（５）は、基板（２）の周辺に
設けられ、ここではＩＴＯにより成っている。

【００１２】続いて、プラズマＣＶＤ法により全面にシ
リコン窒化膜ＳｉＮｘ（８）が設けられている。ここで
ＳｉＮｘ膜（８）は、ドレイン端子（７）の一表面を覆
うこと無く、ドレインライン（９）とのコンタクトを達
成できる構成になっている。またゲート端子（５）では
、後述のピンホール（１０）のエッチング時に、ゲート
ラインがエッチングされないようにゲートライン（６）
とのコンタクト領域まで覆っている。

【００１３】以上までの説明に於いて、前記ＳｉＮｘ膜
（８）とゲート（３）に、本発明のポイントとなる一構
成がある。一般にラインでは、歩留りを向上させるため
に、ピンホール等を無くすように努力している。しかし
このピンホールやゴミの付着等は、工場内のクリーン度
を向上させてもゼロにすることは非常に難しい。

【００１４】例えばＳｉＮｘ膜（８）をＣＶＤ成膜する
と仮定した時、この工程には、ガラス基板の挿入、真空
排気、加熱、移動、ガスの調整、成膜、移動、冷却、大
気解放およびガラス基板の取り出しと多数の工程を経由
する。そのためこの工程の１つでも問題が有れば、ピン
ホールが発生し易くなる。このピンホール（１０）が、
ゲート（３）やゲートライン（６）および補助容量電極
（４）上に発生すると、上層に形成された導電体と短絡
する。

【００１５】例えば、ゲート（３）上のピンホール（１
０）は、図２の如く、あたかも結晶種が成長する様に、
ソース電極（１１）やドレイン電極（１２）の下層、つ
まりアモルファスシリコン・コンタクト層（１３）まで
成長する事が有る。そのため、ソース電極（１１）やド
レイン電極（１２）材料の被着工程やこの電極（１１）
，（１２）の下層に形成されるＣｒ（１４）の被着工程
で短絡を生じる。

【００１６】そのため、先ず本願は、ＳｉＮｘ膜（８）
を二度の工程で形成する。第１層目は、約２０００Åの
ＳｉＮｘ膜を設け、続いて第２層目のＳｉＮｘ膜を約２
０００Åの厚さで設ける。ここでは、第１層および第２
層ともシリコンチッカ膜で形成しているが、第１層目を
ＳｉＯ２膜としてもよい。ここではＬＰ−ＣＶＤで成膜
される。ＳｉＯ２膜は、ガラス基板と組成やその他の特
性が類似しているので、欠陥等の発生を防止できる。ま
た両者ともＳｉＯ２膜で形成してもよい。

【００１７】この結果、第１層目のＳｉＮｘ膜に生じた
ピンホールの一部を第２層目のＳｉＮｘ膜で埋め込むこ
とができる。ピンホールを完全に無くすことができれば
、前述の２層構成で短絡現象を無くせる。しかしこのピ
ンホールの一部は、そのまま結晶成長の如く、アモルフ
ァスシリコン活性層（１５）およびアモルファスシリコ
ン・コンタクト層（１３）まで成長する場合がある。

【００１８】そのため、第１層目のＳｉＮｘ膜や第２層
目のＳｉＮｘ膜の形成後に、ピンホールを介してゲート
（３）のエッチングを行い、ピンホール（１０）よりも
大きく且つガラス基板（２）が露出したピンホール（１
６）を設けている。エッチングは、湿式の方が好ましく
、例えば硝酸第２セリウム・アンモニウムとＨＣｌＯ４
等を含んだエッチング液を使用する。

【００１９】この結果、ＳｉＮｘ膜（８）上に、導電材
料、例えばアモルファス・シリコンやＡｌ等の金属を被
着しても、ピンホール（１０）を介してガラス基板（２
）表面に被着される導電材料は、ゲート（３）、ゲート
ライン（６）および補助容量電極（４）と接触せず、短
絡を防止できる。続いて前記ＳｉＮｘ膜（８）上のＴＦ
Ｔ（１）に対応する領域には、アモルファス・シリコン
活性層（１５）およびＮ＋型のアモルファス・シリコン
膜（１３）が積層されている。またソース電極（１１）
およびドレイン電極（１２）との接着のために、シリコ
ン膜（１３）上にはＣｒ膜（１４）が積層されている。 またアモルファス・シリコン活性層（１５）のソースお
よびドレインから信号を取り出すために、Ｎ＋型のアモ
ルファス・シリコン膜（１３）とＣｒ膜（１４）のチャ
ンネル領域はエッチングにより除去されている。

【００２０】更に、上層にはドレイン電極（１２）、こ
のドレイン電極（１２）と一体のドレインライン（９）
、ソース電極（１１）およびこのソース電極（１１）と
一体の表示電極（１７）にそれぞれ対応する領域に、Ｉ
ＴＯ膜（１８）が設けられる。図では点でハッチングし
てある。そして前記ドレイン電極、このドレイン電極と
一体のドレインラインおよびソース電極上には、ＩＴＯ
膜（１８）の抵抗値を低下させるために、Ｃｒ膜とＦｅ
を約１％含んだＣｕ膜を順に積層させている。ただし表
示電極（１７）上には、被着させない。

【００２１】以下は図示していないが上層には、例えば
ポリイミド等から成る配向膜が設けられている。一方、
ガラス基板（２）と対をなす対向ガラス基板が設けられ
、この対向ガラス基板には、ＴＦＴと対応する位置に遮
光膜が設けられ、対向電極が設けられる。更には、前述
の配向膜が設けられる。更には、この一対のガラス基板
間にスペーサが設けられ、周辺を封着材で封着し、注入
孔より液晶が注入されて本装置が得られる。

【００２２】

【発明の効果】以上の説明から明らかな様に、ゲート上
の絶縁層にピンホールが形成されても、ゲートに絶縁層
のピンホールと対応する位置に、ガラス基板表面が露出
し且つ大きなピンホールを形成することで、ゲートとア
モルファス・シリコン膜または電極との短絡を防止でき
る。同様にゲートラインとドレインラインのクロス部の
短絡を防止できる。

【００２３】しかも前記絶縁層を２層にして設けている
ので、第１層目の絶縁層のピンホールを第２層の絶縁層
で埋め込むことができ、第２層目の絶縁層に生じるピン
ホールを減少または無くすことができる。更には、この
２層の絶縁層より成る構成でもピンホールが生じた際、
ゲートには大きなピンホールが有るので前述したように
、ゲートとの短絡を無くすことができる。

【００２４】従って短絡によって生じるＴＦＴの動作停
止や誤動作を防止でき、歩留りを向上できる。更には、
ゲートラインとゲート端子の接続部は、絶縁層で覆われ
ているため、このピンホールのエッチングの際に、ゲー
トラインがエッチングされず、歩留りの低下を防止でき
る。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の断面図である。

【図２】従来の液晶表示装置の断面図である。

【符号の説明】

（１）　　　　ＴＦＴ （２）　　　　ガラス基板 （３）　　　　ゲート （５）　　　　ゲート端子 （６）　　　　ゲートライン （８）　　　　ＳｉＮｘ膜 （１０）　　ピンホール （１６）　　ピンホール

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　透明な絶縁性基板上に複数のゲートラ
   インおよび複数のドレインラインが形成され、この交点
   にＴＦＴのスイッチング素子と表示電極が形成された液
   晶表示装置において、少なくとも前記ＴＦＴのソース電
   極およびドレイン電極と下層で接触する層から前記ＴＦ
   Ｔのゲートの表面まで一連で成るピンホールに対応した
   ゲートに、このピンホールよりも大きいサイズのピンホ
   ールを備えたことを特徴とした液晶表示装置。
2. 【請求項２】　　透明な絶縁性基板上に複数のゲートラ
   インおよび複数のドレインラインが形成され、この交点
   にＴＦＴのスイッチング素子と表示電極が形成された液
   晶表示装置において、前記ＴＦＴのゲートと前記ＴＦＴ
   のアモルファスシリコン活性層との間に形成される絶縁
   層は、２層構造を有し異なる工程で形成されることを特
   徴とした液晶表示装置。
3. 【請求項３】　　前記絶縁層は、下層よりシリコン酸化
   膜とシリコンチッカ膜より成ることを特徴とした請求項
   ２記載の液晶表示装置。
4. 【請求項４】　　前記ＴＦＴのゲートと前記ＴＦＴのソ
   ース電極およびドレイン電極の間には、前記絶縁層、前
   記アモルファスシリコン活性層およびアモルファスシリ
   コン・コンタクト層が少なくとも積層されていることを
   特徴とした請求項１または請求項３記載の液晶表示装置
   。