JPH02278355A - フオールト・トレラント・メモリ・システム - Google Patents
フオールト・トレラント・メモリ・システムInfo
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- JPH02278355A JPH02278355A JP2056824A JP5682490A JPH02278355A JP H02278355 A JPH02278355 A JP H02278355A JP 2056824 A JP2056824 A JP 2056824A JP 5682490 A JP5682490 A JP 5682490A JP H02278355 A JPH02278355 A JP H02278355A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/1052—Bypassing or disabling error detection or correction
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- Quality & Reliability (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はフォールト・トレラント計算機メモリ・システ
ムに係り、特にエラー訂正符号化方式をチップ・レベル
及びシステム・レベルの両方で使用する計算材メモリ・
システムに係る。更に具体的には、本発明はシステム・
レベルでのエラー回復に重要なハード・エラーの再現を
可能にするオンチップのエラー訂正及びエラー訂正禁止
手段を有するメモリ・チップに係る。
ムに係り、特にエラー訂正符号化方式をチップ・レベル
及びシステム・レベルの両方で使用する計算材メモリ・
システムに係る。更に具体的には、本発明はシステム・
レベルでのエラー回復に重要なハード・エラーの再現を
可能にするオンチップのエラー訂正及びエラー訂正禁止
手段を有するメモリ・チップに係る。
Ｂ、従来の技術とその課題
半導体メモリ・チップの集積度が上がるにつれて、オン
チップ・エラー訂正のような追加のエラー訂正方法が益
々重要になってきている。−最に、チップに生じるメモ
リ・エラーはハード・エラー及びソフト・エラーに分け
ることができる。ソフト・エラーは一時的な事象であっ
て、例えばアルファ粒子の衝突によって引き起こされた
り、「弱いセル」を形成するプロセス上の原因で生じた
りする。弱いセルとは、特有の電圧又はデータ・パター
ンの印加でエラーを起こすもの、或いは、雑音、印刷イ
メージ・サイズ又はイメージト・ラッキングの影響を受
は易いものである。チップの密度が上がると、ソフト・
エラーの生起頻度も高くなり、従ってオンチップ・エラ
ー訂正能力（特にソフト・エラーに対するもの）がより
必要になる。
チップ・エラー訂正のような追加のエラー訂正方法が益
々重要になってきている。−最に、チップに生じるメモ
リ・エラーはハード・エラー及びソフト・エラーに分け
ることができる。ソフト・エラーは一時的な事象であっ
て、例えばアルファ粒子の衝突によって引き起こされた
り、「弱いセル」を形成するプロセス上の原因で生じた
りする。弱いセルとは、特有の電圧又はデータ・パター
ンの印加でエラーを起こすもの、或いは、雑音、印刷イ
メージ・サイズ又はイメージト・ラッキングの影響を受
は易いものである。チップの密度が上がると、ソフト・
エラーの生起頻度も高くなり、従ってオンチップ・エラ
ー訂正能力（特にソフト・エラーに対するもの）がより
必要になる。
普通はエラー訂正回路で訂正できるソフト・エラーの発
生に加えて、ハード・エラーが生じる可能性もある。ハ
ード・エラーは、素子の汚染等の不完全な製造条件が原
因になっていることが多い。
生に加えて、ハード・エラーが生じる可能性もある。ハ
ード・エラーは、素子の汚染等の不完全な製造条件が原
因になっていることが多い。
メモリ回度が高い程、完全な製造は貿しくなり、従って
ソフト・エラーに加えてハード・エラーの生じる可能性
が高くなる。しかし、ハード・エラーは一般に繰返し生
じるという性質があり、それを利用してエラー訂正が行
われる。メモリ・システム（チップ）に生じるハード・
エラーの一般的な形の１つに固定障害がある。これは、
特定のビット位置が常にＯ又はｌになっているエラーで
ある。
ソフト・エラーに加えてハード・エラーの生じる可能性
が高くなる。しかし、ハード・エラーは一般に繰返し生
じるという性質があり、それを利用してエラー訂正が行
われる。メモリ・システム（チップ）に生じるハード・
エラーの一般的な形の１つに固定障害がある。これは、
特定のビット位置が常にＯ又はｌになっているエラーで
ある。
メモリ・システムに適用できる多くの異なったエラー訂
正符号が従業されているが、最もポピユラーなのは、符
号ワード間の最小距離が４のものであろう。この符号は
、単一エラー訂正及び２重エラー検出（ＳＥＣ／ＤＥＤ
）の能力を持っており、その信頼性には定評がある。ま
た、簡単な回路で容易に実現することができる。明らか
に、単一エラーであれば、それがハード・エラーがソフ
ト・エラーかには関係なく、ＳＥＣ／ＤＥＤ符号では問
題はない。２重エラーは、検出はできるが、一般には訂
正することはできない。特に、２重ソフト・エラーの場
合は、このような符号を用いる限り訂正は難しい。しか
し、２重エラーがいずれもハード・エラーの場合、又は
ハード・エラーが１つ及びソフト・エラーが１つの場合
は、２重エラー訂正のために補数化／再補数化アルゴリ
ズムを利用できる。このアルゴリズムは２ｆｆｉ補数化
アルゴリズムとも呼ばれており、例えば１９８４年３月
に発行されたＩ ＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅ
５ｅａｒｃｈａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔの１２４
〜１３４項に掲載されているＣ０Ｌ、 Ｃｈｅｎ 及
びＭ、Ｙ、 ｔ（ｓｉａｏの論文”Ｅｒｒｏｒ−Ｃｏｒ
ｒｅｃｔｉｎｇ Ｃｏｄｅ ｆｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒＭｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ
ａ ５ｔａｔｅ−ｏｆ−ｔｈｅ−八ｒｔＲｅｖｉ
ｅｗ ’”に記載されている。このアルゴリズムは、ハ
ード・エラーには一般に再現性があるという事実を利用
している。その結果、エラーの生じたビット位置を識別
することができるようになり、それに基いて２重エラー
訂正が行われる。このように、ハード・エラーの再現可
能性により、バード−バード・エラー又はハード−ソフ
ト・エラーが生じ得る情報記憶システムの信頼性を、符
号ワード長を増すことなく、改善することができるよう
になる。従って１．ハード・エラーの再現可能性をなく
すようなメモリ・チップ設計では、通常のＳＥＣ／ＤＥ
Ｄ符号を用いたシステム・レベルの２重エラー訂正に支
障が出る。
正符号が従業されているが、最もポピユラーなのは、符
号ワード間の最小距離が４のものであろう。この符号は
、単一エラー訂正及び２重エラー検出（ＳＥＣ／ＤＥＤ
）の能力を持っており、その信頼性には定評がある。ま
た、簡単な回路で容易に実現することができる。明らか
に、単一エラーであれば、それがハード・エラーがソフ
ト・エラーかには関係なく、ＳＥＣ／ＤＥＤ符号では問
題はない。２重エラーは、検出はできるが、一般には訂
正することはできない。特に、２重ソフト・エラーの場
合は、このような符号を用いる限り訂正は難しい。しか
し、２重エラーがいずれもハード・エラーの場合、又は
ハード・エラーが１つ及びソフト・エラーが１つの場合
は、２重エラー訂正のために補数化／再補数化アルゴリ
ズムを利用できる。このアルゴリズムは２ｆｆｉ補数化
アルゴリズムとも呼ばれており、例えば１９８４年３月
に発行されたＩ ＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅ
５ｅａｒｃｈａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔの１２４
〜１３４項に掲載されているＣ０Ｌ、 Ｃｈｅｎ 及
びＭ、Ｙ、 ｔ（ｓｉａｏの論文”Ｅｒｒｏｒ−Ｃｏｒ
ｒｅｃｔｉｎｇ Ｃｏｄｅ ｆｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒＭｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ
ａ ５ｔａｔｅ−ｏｆ−ｔｈｅ−八ｒｔＲｅｖｉ
ｅｗ ’”に記載されている。このアルゴリズムは、ハ
ード・エラーには一般に再現性があるという事実を利用
している。その結果、エラーの生じたビット位置を識別
することができるようになり、それに基いて２重エラー
訂正が行われる。このように、ハード・エラーの再現可
能性により、バード−バード・エラー又はハード−ソフ
ト・エラーが生じ得る情報記憶システムの信頼性を、符
号ワード長を増すことなく、改善することができるよう
になる。従って１．ハード・エラーの再現可能性をなく
すようなメモリ・チップ設計では、通常のＳＥＣ／ＤＥ
Ｄ符号を用いたシステム・レベルの２重エラー訂正に支
障が出る。
メモリ・アーキテクチャ自身もエラー訂正に一役買って
いる。特に、各ビットが別々のメモリ・チップから供給
されるようにしてダブル・ワード（６４ビツト）のメモ
リ・データをアクセスするものが望ましい。このメモリ
・アーキテクチャは、高速性及び信頼性の点でも優れて
いる。以下では、ダブル・ワードのデータに対するエラ
ー訂正をシステム・レベル・エラー訂正（及び検出）と
呼ぶ。
いる。特に、各ビットが別々のメモリ・チップから供給
されるようにしてダブル・ワード（６４ビツト）のメモ
リ・データをアクセスするものが望ましい。このメモリ
・アーキテクチャは、高速性及び信頼性の点でも優れて
いる。以下では、ダブル・ワードのデータに対するエラ
ー訂正をシステム・レベル・エラー訂正（及び検出）と
呼ぶ。
少なくとも１つのハード・エラーを含む２重エラーを訂
正するための補数化／再補数化アルゴリズムが使用され
るのはこのレベルである。その場合、所定数のメモリ・
チップが異長符号化情報（検査ビット）専用の記憶装置
として用いられる。
正するための補数化／再補数化アルゴリズムが使用され
るのはこのレベルである。その場合、所定数のメモリ・
チップが異長符号化情報（検査ビット）専用の記憶装置
として用いられる。
従って、回路実装密度の高いメモリ・システムでは、オ
ンチップのエラー訂正及び検出能力を持たせるのが望ま
しい。Ｓ Ｅ Ｃ７０Ｅ Ｄ符号自体は１ビツトしか訂
正できないので、誤訂正を防ぐため、多重エラーが検出
された場合はエラー訂正を禁止する必要がある。そうす
れば、多重エラーによりＳＥＣ／ＤＥＤシステムが正し
いデータ・ビットを誤って変更するようなことはなくな
る。その場合、変更されないデータ・ワードから有効検
査ビットを生成してオンチップＥＣＣシステムを介する
書戻しく適切な検査ビットを含むオンチップＥＣＣワー
ドをＤＲＡＭセルに戻すこと）を行うことにより、多重
エラー条件がクリアされる。
ンチップのエラー訂正及び検出能力を持たせるのが望ま
しい。Ｓ Ｅ Ｃ７０Ｅ Ｄ符号自体は１ビツトしか訂
正できないので、誤訂正を防ぐため、多重エラーが検出
された場合はエラー訂正を禁止する必要がある。そうす
れば、多重エラーによりＳＥＣ／ＤＥＤシステムが正し
いデータ・ビットを誤って変更するようなことはなくな
る。その場合、変更されないデータ・ワードから有効検
査ビットを生成してオンチップＥＣＣシステムを介する
書戻しく適切な検査ビットを含むオンチップＥＣＣワー
ドをＤＲＡＭセルに戻すこと）を行うことにより、多重
エラー条件がクリアされる。
このシステムでは、データ・ワードの完全性に対するダ
メージは元の多重エラーに限定される。これらのエラー
は最早検出できないが、ＥＣＣシステムが以降のアクセ
スでデータ・ワードを劣化させることはない。
メージは元の多重エラーに限定される。これらのエラー
は最早検出できないが、ＥＣＣシステムが以降のアクセ
スでデータ・ワードを劣化させることはない。
この方法を用いれば、チップ・レベルでのすべてのエラ
ーはソフト・エラーのように見える。予想データをＦＣ
Ｃワード全体と比較するパターン・テストを製造時に行
うことにより、不良メモリ・セルを効果的に検出するこ
とができる。エラー・ビットは容易に発見され、テスト
中のハードウェアの質を容易に評価できる。しかし、メ
モリ・システムの実際の動作では、全ＥＣＣワードがメ
モリ・チップから読出されるわけではなく、一般に読出
されるビットの数は少ない。そのため、チップ・データ
・ワードに多重エラーが生じた時、エラー・ビットを見
落とす可能性が高くなる。システム・レベルでのこのよ
うな訂正不能エラーは重大なシステム故障を引き起こし
得る。このようなエラーが生じると、一般に以後のメモ
リ動作は中止される。従って、メモリの信頼性を高める
ために、システム・レベル・エラー訂正及び検出回路を
用いるのが望ましい。これが、本発明が解決しようとす
る課題である。特に、システム・レベルでは、補数化／
再補数化アルゴリズムを用いて、普通では訂正できない
２重エラーを訂正できるようにすることにより、メモリ
・システムの全体的な信頼性を高めるのが望ましい。補
数化／再補数化アルゴリズムはハード・エラーの再現可
能性に依存しているが、オンチップ・エラー訂正では、
所与のチップに関連するハード・エラーの存在を実際に
マスクすることができる。その具体的な例をあとで説明
する。従って、本発明は、チップ・レベルのエラー訂正
システムとシステム・レベルでのエラー訂正システムと
の間に存在し得る対立を解決するものである。
ーはソフト・エラーのように見える。予想データをＦＣ
Ｃワード全体と比較するパターン・テストを製造時に行
うことにより、不良メモリ・セルを効果的に検出するこ
とができる。エラー・ビットは容易に発見され、テスト
中のハードウェアの質を容易に評価できる。しかし、メ
モリ・システムの実際の動作では、全ＥＣＣワードがメ
モリ・チップから読出されるわけではなく、一般に読出
されるビットの数は少ない。そのため、チップ・データ
・ワードに多重エラーが生じた時、エラー・ビットを見
落とす可能性が高くなる。システム・レベルでのこのよ
うな訂正不能エラーは重大なシステム故障を引き起こし
得る。このようなエラーが生じると、一般に以後のメモ
リ動作は中止される。従って、メモリの信頼性を高める
ために、システム・レベル・エラー訂正及び検出回路を
用いるのが望ましい。これが、本発明が解決しようとす
る課題である。特に、システム・レベルでは、補数化／
再補数化アルゴリズムを用いて、普通では訂正できない
２重エラーを訂正できるようにすることにより、メモリ
・システムの全体的な信頼性を高めるのが望ましい。補
数化／再補数化アルゴリズムはハード・エラーの再現可
能性に依存しているが、オンチップ・エラー訂正では、
所与のチップに関連するハード・エラーの存在を実際に
マスクすることができる。その具体的な例をあとで説明
する。従って、本発明は、チップ・レベルのエラー訂正
システムとシステム・レベルでのエラー訂正システムと
の間に存在し得る対立を解決するものである。
Ｃ１課題を解決するための手段
本発明は、計算機のメモリ・システムの全体的な信頼性
を高めることを目的としており、その−態様として、複
数のメモリ・ユニットを含むフォールト・トレラント計
算機メモリ・システムを提供する。各メモリ・ユニット
は、複数のメモリ・セルと、ユニット・レベルのエラー
訂正及び検出手段を含む。ユニット・レベルでは、この
他に訂正不能エラーの存在を示すための複数の手段も含
まれる。これらの手段はそれぞれ異なったメモリ・ユニ
ットに関連している。訂正不能エラー表示手段は、訂正
不能エラーが生じた時に、ユニットレベル・エラー訂正
機能を禁止するよう動作する。
を高めることを目的としており、その−態様として、複
数のメモリ・ユニットを含むフォールト・トレラント計
算機メモリ・システムを提供する。各メモリ・ユニット
は、複数のメモリ・セルと、ユニット・レベルのエラー
訂正及び検出手段を含む。ユニット・レベルでは、この
他に訂正不能エラーの存在を示すための複数の手段も含
まれる。これらの手段はそれぞれ異なったメモリ・ユニ
ットに関連している。訂正不能エラー表示手段は、訂正
不能エラーが生じた時に、ユニットレベル・エラー訂正
機能を禁止するよう動作する。
メモリ・ユニットは、それらからのデータを受取るシス
テム・レベル・レジスタを介して互いに結合するのが好
ましい。また、メモリ・システムはシステム・レベル・
レジスタからデータを受取るシステム・レベル訂正及び
検出手段を含むのが好ましい。本発明の良好な実施例で
は、メモリ・ユニットは、オンチップ・エラー訂正及び
検出手段を備えた半導体メモリ・チップである。各チッ
プはワード・サイズのシステム・レベル・レジスタへ１
ビツトの情報を供給する。このレジスタはシステム・レ
ベル・エラー訂正及び検出能力を持っている。
テム・レベル・レジスタを介して互いに結合するのが好
ましい。また、メモリ・システムはシステム・レベル・
レジスタからデータを受取るシステム・レベル訂正及び
検出手段を含むのが好ましい。本発明の良好な実施例で
は、メモリ・ユニットは、オンチップ・エラー訂正及び
検出手段を備えた半導体メモリ・チップである。各チッ
プはワード・サイズのシステム・レベル・レジスタへ１
ビツトの情報を供給する。このレジスタはシステム・レ
ベル・エラー訂正及び検出能力を持っている。
本発明の動作では、所与のチップに関連する訂正不能エ
ラーが生じると、ユニット・レベル・エラー訂正機能を
、例えば全ゼロのシンドロームを供給することにより禁
止する。その結果、続いてシステム・レベル・エラー表
示が出ることは殆んど確実であるが、強制されたチップ
・エラーの再現可能性のため、システム・レベル・エラ
ー訂正及び検出回路は補数化／再補数化による訂正を実
行することができる。このように、本発明では、１つの
メモリ・ユニット（チップ）におけるユニット・レベル
・エラー訂正を禁止しているが、それによって強制され
たエラーには再現可能性があるので、メモリ・システム
の全体的な信頼性は高まる。すなわち、１つのエラー訂
正要素が事実上減勢されても、メモリ・システムの全体
的な信頼性を上げることができるのである。
ラーが生じると、ユニット・レベル・エラー訂正機能を
、例えば全ゼロのシンドロームを供給することにより禁
止する。その結果、続いてシステム・レベル・エラー表
示が出ることは殆んど確実であるが、強制されたチップ
・エラーの再現可能性のため、システム・レベル・エラ
ー訂正及び検出回路は補数化／再補数化による訂正を実
行することができる。このように、本発明では、１つの
メモリ・ユニット（チップ）におけるユニット・レベル
・エラー訂正を禁止しているが、それによって強制され
たエラーには再現可能性があるので、メモリ・システム
の全体的な信頼性は高まる。すなわち、１つのエラー訂
正要素が事実上減勢されても、メモリ・システムの全体
的な信頼性を上げることができるのである。
Ｄ、実施例
まず、本発明を適用し得るメモリ構成を第２図に示す。
図示の構成は、メモリ・ユニット１０として７２個のメ
モリ・チップ（＃ｌ〜＃７２）を含んでいるが、本発明
は半導体メモリに限定されるものではなく、複数のメモ
リ・ユニットがそれぞれ１つ又は複数の出力ビットをレ
ジスタへ供給し且つユニット・レベル及びシステム・レ
ベルのエラー訂正回路が使用される任意のメモリ・シス
テムに適用できる。第２回のシステムでは、７２個のメ
モリ・ユニット（チップ＃１〜＃７２）のそれぞれは単
一ビットを１つのシステム・レベル・レジスタ２５へ供
給する。レジスタ２５は、システム・レベル・エラー訂
正回路（ＥＣＣ）３０を介してデータを出力する。各メ
モリ・ユニット１０もチップ・レベル・エラー訂正回路
（ＥＣＣ）２０を備えている。
モリ・チップ（＃ｌ〜＃７２）を含んでいるが、本発明
は半導体メモリに限定されるものではなく、複数のメモ
リ・ユニットがそれぞれ１つ又は複数の出力ビットをレ
ジスタへ供給し且つユニット・レベル及びシステム・レ
ベルのエラー訂正回路が使用される任意のメモリ・シス
テムに適用できる。第２回のシステムでは、７２個のメ
モリ・ユニット（チップ＃１〜＃７２）のそれぞれは単
一ビットを１つのシステム・レベル・レジスタ２５へ供
給する。レジスタ２５は、システム・レベル・エラー訂
正回路（ＥＣＣ）３０を介してデータを出力する。各メ
モリ・ユニット１０もチップ・レベル・エラー訂正回路
（ＥＣＣ）２０を備えている。
第２図に示す特定のシステムでは、選択されたワード線
１４に１３７ビツトのワードが現われるように、セル・
アレイ１２を構成している。１３７ビツトのうち１２８
ビツトはデータ・ビットであり、残りの９ビツトはパリ
ティ検査ビットである。オンチップの単一エラー訂正及
び２重エラー検出にはこれで十分である。ワード線１４
からは１３７ビツトのセル・アレイ情報１６が選択され
、チップ・レベル・エラー訂正回路２０へ送られる。
１４に１３７ビツトのワードが現われるように、セル・
アレイ１２を構成している。１３７ビツトのうち１２８
ビツトはデータ・ビットであり、残りの９ビツトはパリ
ティ検査ビットである。オンチップの単一エラー訂正及
び２重エラー検出にはこれで十分である。ワード線１４
からは１３７ビツトのセル・アレイ情報１６が選択され
、チップ・レベル・エラー訂正回路２０へ送られる。
回路２０は１２８ビツトの訂正済みデータをスタティッ
ク・レジスタ１８へ供給する。図には示していないが、
メモリ・ユニット１０にはアドレス・フィールド情報も
供給され、デコーダ２２はそれに応答してスタティック
・レジスタ１８からの１２８ビツトのうちの１ビツトを
出力ビットとして選択する。７２個のチップ＃１〜＃７
２からのデコーダ出力はレジスタ２５の対応するセルへ
供給される。これらのセルは一般にフリップフロップ回
路で構成できる。システム・レベル・レジスタ２５は７
２ビツトの情報を含み、そのうち６４ビツトはデータで
あり、８ビツトはパリティ検査情報である。この程虜の
冗長度でも、単一エラー訂正及び２重エラー検出は可能
である。ユニット（チップ）・レベル又はシステム・レ
ベルで用いる符号、すなわち検出及び訂正回路の特性は
、実質的に本発明には関係せず、任意の適当な符号を使
用できる。また、チップの数及びセル・アレイ１２の構
成も適当に決めてよい。重要なのは、両レベルでのエラ
ー訂正能力と、メモリ・ユニット１０の独立性、特に各
ユニットがレジスタ２５へ独立した情報ビットを供給で
きることである。
ク・レジスタ１８へ供給する。図には示していないが、
メモリ・ユニット１０にはアドレス・フィールド情報も
供給され、デコーダ２２はそれに応答してスタティック
・レジスタ１８からの１２８ビツトのうちの１ビツトを
出力ビットとして選択する。７２個のチップ＃１〜＃７
２からのデコーダ出力はレジスタ２５の対応するセルへ
供給される。これらのセルは一般にフリップフロップ回
路で構成できる。システム・レベル・レジスタ２５は７
２ビツトの情報を含み、そのうち６４ビツトはデータで
あり、８ビツトはパリティ検査情報である。この程虜の
冗長度でも、単一エラー訂正及び２重エラー検出は可能
である。ユニット（チップ）・レベル又はシステム・レ
ベルで用いる符号、すなわち検出及び訂正回路の特性は
、実質的に本発明には関係せず、任意の適当な符号を使
用できる。また、チップの数及びセル・アレイ１２の構
成も適当に決めてよい。重要なのは、両レベルでのエラ
ー訂正能力と、メモリ・ユニット１０の独立性、特に各
ユニットがレジスタ２５へ独立した情報ビットを供給で
きることである。
第２図に示したシステムの欠点は、固定障害のようなハ
ード・エラーが特定のセル・アレイ１２に生じていた場
合に、システム・レベルで補数化／再補数化アルゴリズ
ムを用いて少なくとも１つのハード・エラーを含む２重
エラーからの回復を図ることができないということであ
る。
ード・エラーが特定のセル・アレイ１２に生じていた場
合に、システム・レベルで補数化／再補数化アルゴリズ
ムを用いて少なくとも１つのハード・エラーを含む２重
エラーからの回復を図ることができないということであ
る。
第２図のメモリ・システムに関する問題の理解を深める
ため、固定障害のようなハード・エラーについての簡単
な例を次に説明する。メモリの各ワードを８ビツトとし
、その最初の４ビツトがデータ・ビットで、残り４ビツ
トがパリティ検査ビットであるとする。パリティ検査行
列Ｈを次のように仮定する。
ため、固定障害のようなハード・エラーについての簡単
な例を次に説明する。メモリの各ワードを８ビツトとし
、その最初の４ビツトがデータ・ビットで、残り４ビツ
トがパリティ検査ビットであるとする。パリティ検査行
列Ｈを次のように仮定する。
更に、メモリ・アレイの最初の２つの出力ビツト位置に
固定障害があるものとする。４ビツトのデータ００００
をメモリに書込む場合、上の行列Ｈに従えば、メモリに
書込まれるワードは０ＯＯｏｏｏｏｏである。しかし、
２つの固定障害があるため、メモリから読取られたデー
タは１１００になる。これはエラー・パターンを表わし
ている。
固定障害があるものとする。４ビツトのデータ００００
をメモリに書込む場合、上の行列Ｈに従えば、メモリに
書込まれるワードは０ＯＯｏｏｏｏｏである。しかし、
２つの固定障害があるため、メモリから読取られたデー
タは１１００になる。これはエラー・パターンを表わし
ている。
これに対して、書込みデータが０１００の場合は、上の
行列Ｈによれば、０１０００１１１のワードが書込まれ
ることになる。最初の２つの出力ビツト位置に固定障害
があるので、このワードを読取つた時は１１０００１１
１になる。しかし、ユニット・レベル・エラー訂正能力
のため、読取られたデータは０１００であり、これは元
のデータに等しい。従って、この時のエラー・パターン
は００００である。このように、メモリに書込まれるデ
ータによっては、固定障害の存在がマスクされる場合が
ある。そのため、一般に２重ハード・エラーを訂正する
のに補数化／再補数化アルゴリズムを用いることはでき
ない。ここまでの状況をまとめると次のようになる。
行列Ｈによれば、０１０００１１１のワードが書込まれ
ることになる。最初の２つの出力ビツト位置に固定障害
があるので、このワードを読取つた時は１１０００１１
１になる。しかし、ユニット・レベル・エラー訂正能力
のため、読取られたデータは０１００であり、これは元
のデータに等しい。従って、この時のエラー・パターン
は００００である。このように、メモリに書込まれるデ
ータによっては、固定障害の存在がマスクされる場合が
ある。そのため、一般に２重ハード・エラーを訂正する
のに補数化／再補数化アルゴリズムを用いることはでき
ない。ここまでの状況をまとめると次のようになる。
固定障害 １
書込みデータ Ｏ
書込みワード ０
読取りワード １
エラー １
ｏｏｏｏｏｏ。
書込みデータ ０１００
書込みワード ０１０００１１１
読取りワード １１０００１１１
読取りデータ ０１００
エラー ００００
第２図のメモリ・ユニット１０とは異なるメモリ・ユニ
ットを用いたメモリ・システムを第１図に示す。第１図
では、チップ・レベル・エラー訂正回路９０のシンドロ
ーム発生器９１からの訂正不能エラー検出信号がＡＮＤ
ゲート５３及びＯＲゲート５６を介してラッチ５５へ供
給されるようになっている。ラッチ５５は訂正禁止信号
をチップ・レベルＥＣＣ回路９０のデコーダ９２へ供給
する。チップは最初に、オンチップ・エラー訂正回路２
０へ送られる前のＥＣＣワードがすべて正しいデータ及
び検査ビットを有するように初期設定される。初期設定
が完了すると、セット・モードＡ信号によりラッチ５２
がセットされる。そうすれば、あとで訂正不能エラー検
出信号が発生された時に、ＡＮＤゲート５３及びＯＲゲ
ート５６を介してラッチ５５をセットすることができる
。
ットを用いたメモリ・システムを第１図に示す。第１図
では、チップ・レベル・エラー訂正回路９０のシンドロ
ーム発生器９１からの訂正不能エラー検出信号がＡＮＤ
ゲート５３及びＯＲゲート５６を介してラッチ５５へ供
給されるようになっている。ラッチ５５は訂正禁止信号
をチップ・レベルＥＣＣ回路９０のデコーダ９２へ供給
する。チップは最初に、オンチップ・エラー訂正回路２
０へ送られる前のＥＣＣワードがすべて正しいデータ及
び検査ビットを有するように初期設定される。初期設定
が完了すると、セット・モードＡ信号によりラッチ５２
がセットされる。そうすれば、あとで訂正不能エラー検
出信号が発生された時に、ＡＮＤゲート５３及びＯＲゲ
ート５６を介してラッチ５５をセットすることができる
。
これはユニット・レベル・エラー訂正を禁止するためで
ある。セット・モード入信号は、既存の人力に対する過
電圧等の公知の標準方法で、又は新しく規定されたＪＥ
ＤＥＣ標準により発生させることができる。後者のＪＥ
ＤＥＣ標準ではてπ及びＷに続いて■が活動化され、■
でのアドレスを復号してセット・モードＡ信号を供給す
る。
ある。セット・モード入信号は、既存の人力に対する過
電圧等の公知の標準方法で、又は新しく規定されたＪＥ
ＤＥＣ標準により発生させることができる。後者のＪＥ
ＤＥＣ標準ではてπ及びＷに続いて■が活動化され、■
でのアドレスを復号してセット・モードＡ信号を供給す
る。
ラッチ５５のリセット人力Ｒは、セット・モードＡ信号
と同様にして発生されるリセット・モードＡ信号又はリ
セットモードＢ信号を受取る。リセット・モードＡ信号
は、システム・エラー回路が達成された後にＯＲゲート
５４を介してラッチ５５だけをリセットし、通常動作を
復帰させる。
と同様にして発生されるリセット・モードＡ信号又はリ
セットモードＢ信号を受取る。リセット・モードＡ信号
は、システム・エラー回路が達成された後にＯＲゲート
５４を介してラッチ５５だけをリセットし、通常動作を
復帰させる。
この後は、別の多重エラーが見つかるまで、アレイから
データを読出すことができる。リセット・モードＢ信号
は、ラッチ５２及び５５の両方をリセットする。前述の
標準方法で供給されるセット・モードＢ信号は、ＯＲゲ
ート５Ｇを介してラッチ５６をセットし、チップ・レベ
ルＥＣＣデータ訂正を禁止することによりメモリ・ビッ
ト・マツピングを可能にする。システム・エラー回復に
関連してこれらのリセット信号を用いると、オンチップ
ＥＣＣより上流側の不良領域からのデータを写像して訂
正した後、通常のチップ代替方法を用いて別のアレイに
置くことができる。セット・モードＢ信号は、不良デー
タ位置のメモリ・ビット・マツピングを可能にするため
オンチップ・エラー訂正を禁止してシステム判断を行う
のに用いられる。破線で囲んだブロック６０が本発明に
従ってチップに設けられる追加の回路を表わす。
データを読出すことができる。リセット・モードＢ信号
は、ラッチ５２及び５５の両方をリセットする。前述の
標準方法で供給されるセット・モードＢ信号は、ＯＲゲ
ート５Ｇを介してラッチ５６をセットし、チップ・レベ
ルＥＣＣデータ訂正を禁止することによりメモリ・ビッ
ト・マツピングを可能にする。システム・エラー回復に
関連してこれらのリセット信号を用いると、オンチップ
ＥＣＣより上流側の不良領域からのデータを写像して訂
正した後、通常のチップ代替方法を用いて別のアレイに
置くことができる。セット・モードＢ信号は、不良デー
タ位置のメモリ・ビット・マツピングを可能にするため
オンチップ・エラー訂正を禁止してシステム判断を行う
のに用いられる。破線で囲んだブロック６０が本発明に
従ってチップに設けられる追加の回路を表わす。
セル・アレイ１２からのデータはレジスタ１６へ供給さ
れる。レジスタ１６は、本実施例では１３７ビツトの情
報を記憶することができる。この情報は１２８個のデー
タ・ビットＤｉ（ｉ＝１．２、・・・ １２８）及び９
個の検査ビットから成る。
れる。レジスタ１６は、本実施例では１３７ビツトの情
報を記憶することができる。この情報は１２８個のデー
タ・ビットＤｉ（ｉ＝１．２、・・・ １２８）及び９
個の検査ビットから成る。
レジスタ１６は、セル・アレイ１２からの１３７ビツト
すべてをシンドローム発生器９１へ供給する。シンドロ
ーム発生器９１及びデコーダ９２は訂正パターンを発生
するよう動作する。エラーが生じていなければ、この訂
正パターンは全ゼロである。エラーが生じていると、シ
ンドローム発生ｒｔ９１及びデコーダ９２は、訂正が必
要な位置のビットがターンオンされた２進出力ベクトル
を供給するよう動作する。エラー位置を示すデコーダ９
２からの２進出力ベクトルは、エラー訂正分野で周知の
方法によりシンドローム・ベクトルから発生される。従
って、通常の動作で単一エラーが検出された場合は、デ
コーダ９２から出力される１２８ビツトのベクトルは、
単一エラーが生じた位置に２進１を有する。このベクト
ル（Ｅ、〜Ｅ２ｇ）とレジスタ１６からのデータ・ビッ
トＤ＋との排他的ＯＲ（ＸＯＲ）をとれば、単一エラー
を訂正できる。これは、１２８個のＸＯＲゲートを含む
エラー訂正回路５０で行われる。
すべてをシンドローム発生器９１へ供給する。シンドロ
ーム発生器９１及びデコーダ９２は訂正パターンを発生
するよう動作する。エラーが生じていなければ、この訂
正パターンは全ゼロである。エラーが生じていると、シ
ンドローム発生ｒｔ９１及びデコーダ９２は、訂正が必
要な位置のビットがターンオンされた２進出力ベクトル
を供給するよう動作する。エラー位置を示すデコーダ９
２からの２進出力ベクトルは、エラー訂正分野で周知の
方法によりシンドローム・ベクトルから発生される。従
って、通常の動作で単一エラーが検出された場合は、デ
コーダ９２から出力される１２８ビツトのベクトルは、
単一エラーが生じた位置に２進１を有する。このベクト
ル（Ｅ、〜Ｅ２ｇ）とレジスタ１６からのデータ・ビッ
トＤ＋との排他的ＯＲ（ＸＯＲ）をとれば、単一エラー
を訂正できる。これは、１２８個のＸＯＲゲートを含む
エラー訂正回路５０で行われる。
本発明では、訂正不能エラーが生じた場合に、シンドロ
ーム発生器９１が訂正不能エラー検出信号をＡＮＤゲー
ト５３へ供給する。この時ラッチ５２がセットされてい
ると、ＡＮＤゲート５３が条件付けられてラッチ５５を
セットし、それにより訂正禁止信号がデコーダ９２に受
取られる。この訂正禁止信号は、デコーダ９２への入力
シンドロームを強制的に全ゼロにすることにより、実質
的にチップ・レベルでのエラー訂正を禁止する。
ーム発生器９１が訂正不能エラー検出信号をＡＮＤゲー
ト５３へ供給する。この時ラッチ５２がセットされてい
ると、ＡＮＤゲート５３が条件付けられてラッチ５５を
セットし、それにより訂正禁止信号がデコーダ９２に受
取られる。この訂正禁止信号は、デコーダ９２への入力
シンドロームを強制的に全ゼロにすることにより、実質
的にチップ・レベルでのエラー訂正を禁止する。
シンドロームが全ゼロであれば、エラー訂正回路５０で
行われる排他的ＸＯＲ演算はデータ・ビットＤｉを変更
しない。ここでは、訂正不能エラーが検出された時にエ
ラー訂正を禁止すること、すなわちデータ・ビットＤｉ
を変更しないことが目的であるから、訂正禁止信号でシ
ンドロームを全ゼロにする替りに、デコーダ９２の出力
に直接作用して、全ゼロの訂正ビットＥｉを回路５０へ
供給させるようにしてもよい。
行われる排他的ＸＯＲ演算はデータ・ビットＤｉを変更
しない。ここでは、訂正不能エラーが検出された時にエ
ラー訂正を禁止すること、すなわちデータ・ビットＤｉ
を変更しないことが目的であるから、訂正禁止信号でシ
ンドロームを全ゼロにする替りに、デコーダ９２の出力
に直接作用して、全ゼロの訂正ビットＥｉを回路５０へ
供給させるようにしてもよい。
本発明の良好な実施例では、シンドロームを全ゼロにセ
ットする信号はオンチップ制御論理６０から供給される
。このように、オンチップ・エラー訂正を禁止するため
のオンチップ手段が設けられる。オンチップ・エラー訂
正の禁止は、２重補数化アルゴリズムをシステム・レベ
ルで実行させ、更にメモリの診断マツピングを可能にす
る。この機能は、障害メモリ位置の存在を確かめたい場
合に、メモリの試験での極めて望ましいものである。
ットする信号はオンチップ制御論理６０から供給される
。このように、オンチップ・エラー訂正を禁止するため
のオンチップ手段が設けられる。オンチップ・エラー訂
正の禁止は、２重補数化アルゴリズムをシステム・レベ
ルで実行させ、更にメモリの診断マツピングを可能にす
る。この機能は、障害メモリ位置の存在を確かめたい場
合に、メモリの試験での極めて望ましいものである。
更に重要なのは、それによってハード・エラーの再現す
る能力が与えられることである。これは、システム・レ
ベルで２重ハード・エラーの訂正に用いる補数化／再補
数化アルゴリズムの正しい動作に必要である。このよう
に、フォールト・トレラント型のメモリ・システムに第
１図に示したようなメモリ・ユニットの修正例を用いる
と、より高い信頼性が得られる。メモリ・ユニットの修
正がなければ、システム・レベルで２重エラーが生じる
と、データを回復できないが、メモリ・ユニットの修正
により、システム・レベルでのすべてのバード−バード
・エラー及びハード−ソフト・エラーは訂正可能になる
。
る能力が与えられることである。これは、システム・レ
ベルで２重ハード・エラーの訂正に用いる補数化／再補
数化アルゴリズムの正しい動作に必要である。このよう
に、フォールト・トレラント型のメモリ・システムに第
１図に示したようなメモリ・ユニットの修正例を用いる
と、より高い信頼性が得られる。メモリ・ユニットの修
正がなければ、システム・レベルで２重エラーが生じる
と、データを回復できないが、メモリ・ユニットの修正
により、システム・レベルでのすべてのバード−バード
・エラー及びハード−ソフト・エラーは訂正可能になる
。
Ｅ１発明の効果
本発明は、メモリ・システム、特に複数の集積回路チッ
プから成る高密度半導体メモリのフォールト・トレラン
ト能力を高めるものである。これは、システム・レベル
の全体的なエラー訂正能力を改善するために、チップ・
レベルのエラー訂正機能を禁止することにより達成され
る。すなわち、本発明は、エラー訂正能力を改善するた
めにエラーを強制するという、−見矛盾してみえるアプ
ローチを採用している。また、本発明は、オンチップ・
エラー訂正を行う任意のメモリ・チップに最小限のコス
トで適用できるものである。
プから成る高密度半導体メモリのフォールト・トレラン
ト能力を高めるものである。これは、システム・レベル
の全体的なエラー訂正能力を改善するために、チップ・
レベルのエラー訂正機能を禁止することにより達成され
る。すなわち、本発明は、エラー訂正能力を改善するた
めにエラーを強制するという、−見矛盾してみえるアプ
ローチを採用している。また、本発明は、オンチップ・
エラー訂正を行う任意のメモリ・チップに最小限のコス
トで適用できるものである。
第１図は個々のメモリ・ユニット（チップ）上にユニッ
ト・レベル訂正禁止手段が設けられているメモリ・シス
テムを示すブロック図。 第２図は２重レベル・エラー訂正の実施に適したメモリ
・システムの構成を示すブロック図。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
ト・レベル訂正禁止手段が設けられているメモリ・シス
テムを示すブロック図。 第２図は２重レベル・エラー訂正の実施に適したメモリ
・システムの構成を示すブロック図。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
Claims (2)
- （１）複数のメモリ・ユニットと、 前記メモリ・ユニットのそれぞれに関連して設けられ、
関連するメモリ・ユニット内のセルから読取られたデー
タに生じているエラーの訂正及び検出を行う複数のユニ
ット・レベル・エラー訂正及び検出手段と 前記メモリ・ユニットのそれぞれに関連して設けられ、
少なくとも１つの関連するユニット・レベル・エラー訂
正及び検出手段の動作を禁止するように動作する複数の
禁止手段と、 前記メモリ・ユニットからデータを受取り、前記禁止手
段の活動化によるハード・エラーを訂正するよう動作す
るシステム・レベル・エラー訂正及び検出手段と、 を具備するフオールト・トレラント・メモリ・システム
。 - （２）少なくとも２つのレベルにエラー訂正及び検出手
段を有し、多重エラーが発生した時に下位レベルのエラ
ー訂正及び検出手段の動作を禁止する手段を設けたこと
を特徴とするフオールト・トレラント・メモリ・システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32182789A | 1989-03-10 | 1989-03-10 | |
| US321827 | 1989-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278355A true JPH02278355A (ja) | 1990-11-14 |
| JPH0743677B2 JPH0743677B2 (ja) | 1995-05-15 |
Family
ID=23252199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056824A Expired - Lifetime JPH0743677B2 (ja) | 1989-03-10 | 1990-03-09 | フオールト・トレラント・メモリ・システム |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP0386461B1 (ja) |
| JP (1) | JPH0743677B2 (ja) |
| KR (1) | KR920010972B1 (ja) |
| CN (1) | CN1017665B (ja) |
| AU (1) | AU615373B2 (ja) |
| BR (1) | BR9001126A (ja) |
| CA (1) | CA2002361C (ja) |
| DE (1) | DE69021413T2 (ja) |
| MY (1) | MY106683A (ja) |
| NZ (1) | NZ232466A (ja) |
| SG (1) | SG46485A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NO315959B1 (no) * | 2002-04-16 | 2003-11-17 | Thin Film Electronics Asa | Fremgangsmåter til lagring av data i et ikke-flyktig minne |
| JP4299558B2 (ja) * | 2003-03-17 | 2009-07-22 | 株式会社ルネサステクノロジ | 情報記憶装置および情報処理システム |
| TWI258661B (en) * | 2004-03-30 | 2006-07-21 | Infortrend Technology Inc | Efficient media scan operations for storage systems |
| US7275202B2 (en) * | 2004-04-07 | 2007-09-25 | International Business Machines Corporation | Method, system and program product for autonomous error recovery for memory devices |
| JP4117684B2 (ja) * | 2004-12-20 | 2008-07-16 | 日本電気株式会社 | フォルトトレラント・二重化コンピュータシステムとその制御方法 |
| EP2256634A1 (en) * | 2009-05-27 | 2010-12-01 | Robert Bosch Gmbh | A data processing device and a method for error detection and error correction |
| US9529672B2 (en) * | 2014-09-25 | 2016-12-27 | Everspin Technologies Inc. | ECC word configuration for system-level ECC compatibility |
| US10169126B2 (en) * | 2016-10-12 | 2019-01-01 | Samsung Electronics Co., Ltd. | Memory module, memory controller and systems responsive to memory chip read fail information and related methods of operation |
| KR102813414B1 (ko) * | 2019-01-24 | 2025-05-27 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
Citations (2)
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|---|---|---|---|---|
| JPS5294041A (en) * | 1976-02-04 | 1977-08-08 | Hitachi Ltd | Error correction system |
| JPS56111197A (en) * | 1980-02-01 | 1981-09-02 | Fujitsu Ltd | Two-bit error correction system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4030067A (en) * | 1975-12-29 | 1977-06-14 | Honeywell Information Systems, Inc. | Table lookup direct decoder for double-error correcting (DEC) BCH codes using a pair of syndromes |
| US4371930A (en) * | 1980-06-03 | 1983-02-01 | Burroughs Corporation | Apparatus for detecting, correcting and logging single bit memory read errors |
| DE3482509D1 (de) * | 1984-12-28 | 1990-07-19 | Ibm | Geraet zum korrigieren von fehlern in speichern. |
-
1989
- 1989-11-07 CA CA002002361A patent/CA2002361C/en not_active Expired - Fee Related
-
1990
- 1990-02-02 EP EP90102078A patent/EP0386461B1/en not_active Expired - Lifetime
- 1990-02-02 SG SG1996005030A patent/SG46485A1/en unknown
- 1990-02-02 DE DE69021413T patent/DE69021413T2/de not_active Expired - Lifetime
- 1990-02-09 MY MYPI90000217A patent/MY106683A/en unknown
- 1990-02-09 AU AU49399/90A patent/AU615373B2/en not_active Ceased
- 1990-02-09 NZ NZ232466A patent/NZ232466A/en unknown
- 1990-02-16 KR KR1019900001887A patent/KR920010972B1/ko not_active Expired
- 1990-02-17 CN CN90100787A patent/CN1017665B/zh not_active Expired
- 1990-03-09 BR BR909001126A patent/BR9001126A/pt unknown
- 1990-03-09 JP JP2056824A patent/JPH0743677B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5294041A (en) * | 1976-02-04 | 1977-08-08 | Hitachi Ltd | Error correction system |
| JPS56111197A (en) * | 1980-02-01 | 1981-09-02 | Fujitsu Ltd | Two-bit error correction system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0386461A3 (en) | 1991-10-23 |
| DE69021413T2 (de) | 1996-03-21 |
| DE69021413D1 (de) | 1995-09-14 |
| CA2002361C (en) | 1993-12-21 |
| MY106683A (en) | 1995-07-31 |
| KR920010972B1 (ko) | 1992-12-26 |
| CN1017665B (zh) | 1992-07-29 |
| KR900014998A (ko) | 1990-10-25 |
| SG46485A1 (en) | 1998-02-20 |
| AU615373B2 (en) | 1991-09-26 |
| AU4939990A (en) | 1990-09-13 |
| CN1045471A (zh) | 1990-09-19 |
| CA2002361A1 (en) | 1990-09-10 |
| EP0386461B1 (en) | 1995-08-09 |
| EP0386461A2 (en) | 1990-09-12 |
| JPH0743677B2 (ja) | 1995-05-15 |
| NZ232466A (en) | 1992-08-26 |
| BR9001126A (pt) | 1991-03-05 |
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