JPH02278444A - 座標データ転送方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は座標データ転送方法およびその装置に関し、
さらに詳細にいえば、直線補間演算等のための複数の座
標データを順次読出して該当する処理部に供給する場合
に好適な座標データ転送方法およびその装置に関する。

〈従来の技術、および発明が解決しようとする課題〉 従来から種々のコンピュータ・システムが提供されてい
るが、プログラム・メモリ・バスとデータ・メモリ・バ
スとが分離されていないシスチームと、両バスが完全に
分離されたシステムとに大別される。

そして、前者のシステムを用いてグラフィック・デイス
プレィ装置を構成した場合には、例えば、リスト・メモ
リから座標データを読出して直線補間演算器（以下、Ｄ
ＤＡと略称する）に供給するために、第７図に示すよう
に、プログラム・メモリからロード・インストラクショ
ン（ＲＯ）をフェッチし、ロード・インストラクション
（ＲＯ）を実行することによりリスト・メモリから１ワ
一ド分の座はデータ（ｒＯ）を読出し、次いで、プログ
ラム・メモリからストア・インストラクション（ＷＯ）
をフェッチし、ストア・インストラクション（ＷＯ）を
実行することによりＤＤＡに１ワ一ド分の座標データ（
ｒＯ）を転送することにより、１つの座標要素をリスト
・メモリからＤＤＡに転送する動作が完了する。

したがって、以上の一連の動作を反復することにより、
例えば３次元グラフィック・デイスプレィ装置であれば
、Ｘ座標要素、ｙ座標要素、２座凛要素、Ｒ要素、Ｇ要
素およびＢ要素を順次ＤＤＡに転送することができ、補
間演算を行なうべき両端点について上記要素の転送が行
なわれた後にＤＤＡを動作させて多数の座標データ、色
データを生成することができ、生成された座標データお
よび色データに基づいて再現的表示を行なうことができ
る。

しかし、上記説明から明らかなように、１つの座標要素
を転送するために、２回のインストラクション・フェッ
チおよび２回のインストラクション実行が必要になり、
特に全く同じ座標データがデータ・メモリーバスに２回
のることになるので、座標データ転送の能率が著しく低
下するという問題がある。

また、後者のシステムを用いてグラフィック・デイスプ
レィ装置を構成した場合には、例えば、リスト・メモリ
から座標データを読出して直線補間演算器（以下、ＤＤ
Ａと略称する）に供給するために、第８図に示すように
、プログラム・メモリ・バスを通してプログラム・メモ
リからインストラクションをフェッチし、実行するサイ
クルと並行してデータ・メモリ・バスを通してリスト・
メモリから座標データを読出し、ＤＤＡに供給するサイ
クルを行なうことができるので、座標データ転送の能率
を著しく高めることができる。

しかし、プログラム・メモリ・バスとデータ・メモリ・
バスとが分離されているのであるからシステム全体とし
て構成が複雑化するという問題がある。また、プロセッ
サの外部側？８（Ｍ号と内部ハードウェアとの制約から
プロセッサによる外部メモリのアクセス所要時間はプロ
セッサのフェッチ時間、またはインストラクション実行
時間と比較してかなり短いことが要求されているのであ
るから、全体としてロス・タイムがかなり長く、このロ
ス・タイムの影響で全°体としてみた座標データ転送速
度を余り高速化できないという問題がある。

具体的には、テキサス・インストルメント社製のプロセ
ッサＴＭＳ３２０Ｃ２５をＣＰＵクロック１００　ｎ５
ｃｃて動作させる場合における外部メモリのアクセス時
間は３５　ｎ５ｅｃ以下でなければならす、６５　ｎ５
ｃｃ以上のロス・タイムが発生するのである。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
ロス・タイムを大幅に短縮して効率的な座標データの転
送を行なわせることができる座標データ転送方法および
その装置を提供することを目的としている。

〈課題を解決するための手段〉 上記の目的を達成するための、この発明の座標データ転
送方法は、演算処理手段がデータ・メモリ空間の所定の
アドレスをアクセスしたことを条件として所定時間だけ
ウェイトさせ、演算処理手段がウェイトしている期間に
、上記規則に基づいて順次変化する読出しアドレスを生
成して座標データ格納手段に供給する方法である。

上記の目的を達成するための、この発明の座標データ転
送装置は、データ・メモリ空間の所定のアドレスをアク
セスしたことを条件として所定時間だけウェイトする演
算処理手段と、演算処理手段がウェイトしたことを条件
として、上記現財−に基づいて順次変化する読出しアド
レスを生成して座標データ格納手段に供給する読出しア
ドレス生成手段とを具備している。

く作用〉 以上の座標データ転送方法であれば、所定の規則に基づ
いて座標データが格納されている座標データ格納手段か
ら座標データを読出して転送する場合に、演算処理手段
によりデータ・メモリ空間の所定のアドレスをアクセス
させることにより所定時間だけ演算処理手段をウェイト
させる。そして、演算処理手段がウェイトしている期間
に、座標データの格納規則に基づいて順次変化する読出
しアドレスを生成して座標データ格納手段に供給するの
で、演算処理手段によりメモリ・アクセスを行なう場合
のインターフェース規格の制約を受けることなく高速に
複数の座標データの転送を行なうことができる。

以上の構成の座標データ転送装置であれば、所定の規則
に基づいて座標データが格納されている座標データ格納
手段から座標データを読出して転送する場合に、演算処
理手段によりデータ・メモリ空間の所定のアドレスをア
クセスさせることにより所定時間だけ演算処理手段をウ
ェイトさせる。

そして、演算処理手段がウェイトしている期間に、読出
しアドレス生成手段により、座標データの格納規則に基
づいて順次変化する読出しアドレスを生成して座標デー
タ格納手段に供給するので、座標データが順次読出され
、所定の処理手段に供給される。即ち、演算処理手段に
よりメモリ・アクセスを行なう場合のインターフェース
規格の制約を受けることなく高速に複数の座標データの
転送を行なうことができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第１図はこの発明の座標データ転送方法の一実施例を示
すフローチャートであり、ステップ■において、プログ
ラム・メモリの、座標データ転送のために予め定められ
た特定アドレスをアクセスしたか否かを判別し、特定ア
ドレス以外のアドレスをアクセスしたと判別された場合
には、ステップ■においてアクセス・アドレスに格納さ
れているインストラクションに基づいて定まる処理を行
ない、その後、再びステップ■の判別を行なう。

逆に、特定アドレスがアクセスされたと判別された場合
には、ステップ■においてプロセッサをウェイト状態と
し、ステップ■においてリスト・メモリを出力イネーブ
ル状態に設定し、ステップ■において、リスト・メモリ
における座標データ格納規則に対応して順次変化する読
出しアドレスを生成し、ステップ■において、生成され
た読出しアドレスに基づく座（票データの読出しおよび
該当する処理部への座標データの供給を行ない、ステッ
プ■においてウェイト状態設定時間が経過したか否かを
判別し、経過していなければ、再びステップ■の処理を
行なう。逆に、ウェイト状態設定時間が経過していれば
、ステップ■においてプロセッサのウェイト状態を解除
し、再びステップ■の判別を行なう。

したがって、例えば第２図に示すようにＸ座標データ、
ｙ座標データ、２座標データおよび対応する色データと
してＲデータ、Ｇデータ、Ｂデータが同一ロー・アドレ
スに格納されているリスト・メモリからＤＤＡへの転送
を行なわせる場合には、データ・メモリ空間の予め定め
られた特定アドレスをアクセスしてプロセッサがウェイ
ト状態になっている間に“１“ずつ増加するコラム・ア
ドレスを順次生成してリスト・メモリからのデータ読出
しを行なうことができる。この結果、リスト・メモリか
らＤＤＡへのデータ転送は、プロセッサによりメモリを
アクセスする場合のインターフェース規格に制約される
ことなく著しく高速に行なうことができる。

〈実施例２〉 第３図はこの発明の座標データ転送装置を組込んだグラ
フィック・デイスプレィ装置の要部を示すブロック図で
あり、プロセッサ（１）とリスト・メモリ（２）との間
におけるデータ授受をバッファ（１１）およびリスト・
メモリ・バス（２１）を介して行なうようにしていると
ともに、リスト・メモリ（２）か−らの読出しデータを
リスト・メモリ・バス（２１）およびバッファ（２２）
を介してＤＤＡバス（２３）に送出するようにしている
。上記プロセッサ（１）から出力されるアドレスおよび
制御信号がバッファ（１２）を介して読出しアドレス生
成部（３）に供給されるとともに、アドレスの下位ビッ
トがセレクタ（１３）に供給される。そして、読出しア
ドレス生成部（３）から出力されるアドレスもセレクタ
（１３）に供給され、読出しアドレス生成部（３）から
出力される選択信号に基づいてセレクタ（１３）により
選択されたアドレスをリス１−・メモリ（２）に供給す
るとともに、再び読出しアドレス生成部（３）に供給す
ることによりＤＤＡに対するストローブ信号を生成する
。また、読出しアドレス生成部（３）から出力されるウ
ェイト解除信号をバッファ（Ｉ４）を介してプロセッサ
（１）に供給している。さらに、順次変化するロー・ア
ドレスを生成してリスト・メモリ（２に供給するリスト
・メモリ・アクセス部（４）（特開昭６２−７４１６４
号公報参照）を有している。

第４図は読出しアドレス生成部（３）の−例を示すブロ
ック図であり、シリアル入力パラレル出力のシフト・レ
ジスタ（３１）と、非同期クリア可能なアップ・カウン
タ（３２）と、デコーダ（３３）と、ＮＡＮＤゲー１−
　（３４）とを有している。

上記シフト・レジスタ（３１）は、入力端子およびクリ
ア端子に、メモリ空間の特定アドレスをアクセスしたこ
とを示すアクセス開始指示信号が１共給されているとと
もに、タイミング入力端子に、メモリ・アクセスに適し
た周期の制御クロックが１」（給されている。そして、
アクセス開始指示信号によって同時に立下るとともに、
１クロツクずつずれて立上る８個の出力信号（ＱＡ）、
（ＱＢ）・・・（ＱＨ）のうち、（ＱＧ）を反転させて
ＮＡＮＤゲート（３４）に供給しているとともに、（Ｑ
Ａ）および制御クロックをもＮＡＮＤゲート（３４）に
供給しており、また、上記（ＱＧ）をウェイト解除信号
としてバッファ＜１４）に供給している。

上記アップ・カウンタ（３２）は、クリア端子に、メモ
リ空間の特定アドレスをアクセスしたことを示すアクセ
ス開始指示信号が供給されているとともに、タイミング
入力端子に、上記ＮＡＮＤゲート（３４）の出力信号（
ＣＫ）が供給されている。そして、出力信号（ＣＫ　）
が供給される毎に“１“ずつ増加する３ビツトのデータ
がリスト・メモリ（２）に対するコラム・アドレスとし
て出力される。

上Ｊ己デコーダ（３３）は、上を己３ビットのデータを
人力とし、かつＮ　Ａ　Ｎ　Ｄゲート（３４）からの出
力信号（ＣＫ　）を制御信号として、各ＤＤＡ　Ｃｘ座
座標ＤＤＡ、Ｙ座標用ＤＤＡＳｚ座標用ＤＤＡ、Ｒデー
タ用ＤＤＡ、Ｇデータ用ＤＤＡおよびＢデータ用ＤＤＡ
）に対するストローブ信°号（ＸＬＯＤ）（ＹＬＯＤ）
（ＺＬＯＤ）（ＲＬＯＤ）（ＧＬＯＤ）（ＢＬＯＤ）を
生成するものである。

上記の構成のグラフィック・デイスプレィ装置の動作を
、第５図に示すタイミング・チャートをづ照しながら説
明する。

Ｊスト・メモリ（２）に格納されている座標データを対
応するＤＤＡに転送する場合には、第５図Ｂに示すよう
に人出カストローブ信号Ｃ７５”Ｘ）をロー・レベルに
立下げるとともに、データ・メモリ空間の特定アドレス
をアクセスすべく予め設定された特定アドレスを出力す
ればよく　（第５図Ｃ参照）、第５図りに示すように信
号（ｆｆｉで゛）がロー・レベルに立下がる。そして、
信号＜　銀で＞の立下がりと同期してアクセス開始指示
信号（第５図Ｃ参照）が立下がるので、シフト・レジス
タ（３１）およびアップ・カウンタ（３２）がクリアさ
れるる。この結果、シフト・レジスタ（３１）の出力信
号（ＱＡ）（ＱＧ）が共にロー・レベルに立下がる（第
５図Ｇ、Ｈ参照）。しかし、出力信号（ＱＡ）は第５図
Ｆに示す制御クロックの１周明後にはハイ・レベルにな
るのであるがら、その後はＮＡＮＤゲート（３４）から
制御クロックと等しい周期の出力信号（ＣＫ）（第５図
Ｃ参照）が出力され、アップ・カウンタ（３２）から“
１″ずつ増加する３ビツトのデータ（第５図に参照）が
出力される。この３ビツトのデータはコラム・アドレス
としてリスト・メモリ（２）に供給されるので、上記出
力信号（ＣＫ）の周期でリスト・メモリ（２）の該当ロ
ー・アドレスから順次変化するコラム・アドレスの一デ
ータが読出される。また、上記３ビツトのデータは同時
にデコーダ（３３）に供給され、読出しデータに対応す
るＤＤＡ用のストローブ信号（第５図Ｌ〜Ｑ参照）が生
成されるのであるから、出力信号（ＣＫ　）の周期でリ
スト・メモリ（２）から順次読出されるＸ座標データ、
Ｘ座標データ、２座標データ、Ｒデータ、Ｇデータおよ
びＢデータをそれぞれ該当するＤＤＡに供給することが
できる。

そして、上記データの転送が行なわれた後は、出力信号
（ＱＧ）がハイ・レベルに立上るので、出力信号（ＣＫ
）がハイ・レベルに維持され続けるとともに、プロセッ
サ（１）に対するウェイト解除を指示する。

尚、リスト・メモリ（２）に対するロー・アドレスはリ
スト・メモリ・アクセス動作間）により供給される。し
たがって、各ＤＤＡに必要なデータが転送されたことを
条件として捕間演算を行なうことができる。

この結果、第６図Ａに示すように、データ・メモリ空間
の特定アドレスをアクセスした後、所定のＣＰＵクロッ
ク数だけウェイトさせればよく、この期間に、読出しア
ドレス生成部（３）の制御ドにおいて著しく高速にデー
タ転送を行なうことができる（第６図Ｂ参照）。

また、プロセッサ（１）から出力されるアドレスを選択
すべくセレクタ（１３）を動作させることにより従来と
同様の方法でリスト・メモリ（′２Ｊのアクセスを行な
わせることもできる。

尚、この発明は上記の実施例に限定されるものではなく
、例えば、デコーダ（３３）をポリゴン・フィル処理の
右辺用と左辺用とにそれぞれ設けることが可能であるほ
か、アップ・カウンタ（３２）、デコーダ（３３）およ
びＮＡＮＤゲート（３４）をプログラマブル・アレイ・
ロジック化して異なるフォーマットでリスト・メモリ（
２）にデータが格納されている場合に対処し１％るよう
にすることが可能であり、その他、この発明の要旨を変
更しない範囲内において種々の設計変更を施すことがｎ
Ｉ能である。

〈発明の効果〉 以上のように第１の発明は、演算処理手段がウェイトし
ている期間に、座標データの格納規則に基づいて順次変
化する読出しアドレスを生成して庄漂データ格納手段に
供給するので、演算処理手段によりメモリ・アクセスを
行なう場合のインターフェース規格の制約を受けること
なく高速に複数の座標データの転送を行なうことができ
るという時宜の効果を奏する。

第２の発明も、演算処理手段がウェイトしている期間に
、座標データの格納規則に基づいて順次変化する読出し
アドレスを生成して座標データ格納ｆ・段に供給するの
で、演算処理手段によりメモリ・アクセスを行なう場合
のインターフェース規格の制約を受けることなく高速に
１夏数の座（票データの転送を行なうことができるとい
う特有の効果を奏する。

【図面の簡単な説明】

第１図はこの発明の座標データ転送方法の一実施例を示
すフローチャート、 第２図はリスト・メモリにおけるデータ格納例を示す図
、 第３図はこの発明の座標データ転送装置を組込んだグラ
フィック・デイスプレィ装置の要部を示すブロック図、 第４図は読出しアドレス生成部の一例を示すブロック図
、 第５図はタイミングチャート、 第６図はプロセッサの動作とリスト・メモリ・アクセス
動作とを対比する図、 第７図および第８図は従来め１におけるインストラクシ
ョンフェッチと実行との関係を概略的に示す図。 （１）・・・プロセッサ、（２）・・・リスト・メモリ
、（３）・・・読出しアドレス生成部

Claims (1)

1. 【特許請求の範囲】 １、所定の規則に基づいて座標データが格納されている
   座標データ格納手段（２）から座標データを読出して転
   送する方法において、演算処理手段（１）がデータ・メ
   モリ空間の所定のアドレスをアクセスしたことを条件と
   して所定時間だけウェイトさせ、演算処理手段（１）が
   ウェイトしている期間に、上記規則に基づいて順次変化
   する読出しアドレスを生成して座標データ格納手段（２
   ）に供給することを特徴とする座標データ転送方法。 ２、所定の規則に基づいて座標データが格納されている
   座標データ格納手段（２）から座標データを読出して転
   送する装置において、データ・メモリ空間の所定のアド
   レスをアクセスしたことを条件として所定時間だけウェ
   イトする演算処理手段（１）と、演算処理手段（１）が
   ウェイトしたことを条件として、上記規則に基づいて順
   次変化する読出しアドレスを生成して座標データ格納手
   段（２）に供給する読出しアドレス生成手段（３）とを
   具備することを特徴とする座標データ転送装置。