JPS59114657A - マイクロコンピユ−タのメモリ用インタ−フエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 こノ発明は、マイクロコンピュータにおけるマイクロプ
ロセッサとメモリとの間に設けられるインターフェイス
回路に関する。

〔発明の技術的背景〕

従来の８ビツトマイクロプロセツサの最大メモリ空間は
６４にバイトであシ、６４にバイト以上のメモリ容量を
使用する方法にバンク（ＢＡＮＫ）切シ換えがあった。

第１図はバンク切シ換えを使用した時のメモリ空間の割
シ付けの例を示したものである。この図においてバンク
切シ換えで切シ換わるメモリ空間はバンクｆ２とｆ３で
あり、この切シ換えに必要な信号はＩ１０回路から供給
される。バンクｆ１とｆ２がアクセス可能な領域の時、
バンクｆ３はアクセス不可能な領域であり、バンク１２
．１３間のデータ転送はバンク１１のメモリ空間を利用
してデータを一時記憶させ、マイクロプロセッサの出力
命令を使ってＩ１０回路でバンク切シ換え信号を発生さ
せ、バンク１２とバンクｆ３を切り換えた後で転送先の
バンクのメモリ空間にデータを移す方法がとられる。し
かしながら、この方法はバンク切シ換え信号のための出
力命令の実行時間が、転送データが大情報の場合、長く
なるという欠点がある。

また、バンク切シ換えはマイコンのＯＵＴ命令を使用し
ているため、切り換えられるバンクの個数が有限となシ
、使用できるメモリの容量に限界がある。

〔発明の目的〕

この発明の目的は、実質的に無限の容量のメモリを持つ
ことができ、大容量の情報を短時間で処理することの可
能なマイクロコンピュータのメモリ用インタフェイス回
路を提供することにある。

〔発明の概要〕

この発明に係るインタ−７エイース回路は、マイクロプ
ロセッサからの特定のアドレス信号をメモリのチップセ
レクト信号に使用し、メモリのアドレスは外部のカウン
タを用いることで、大容量のメモリを持つマイクロコン
ピュータを実現させることを基本的な特徴としている。

この場合、特定のアドレス信号とそのタイミングをとる
ための制御信号で、カウンタＣ二必要なりロック信号を
作シ出し、メモリのアクセス時間を短かくしている。ま
た、マイクロプロセッサからの指令（二基いてカウンタ
な制御する回路を設け、メモリの任意のアドレス９間の
アクセスも可能にしている。

〔発明の効果〕

この発明によれば、マイクロコンピュータで従来不可能
とされていた大容量の情報の処理が可能となるばかシで
なく、大容量のデータを演算処理しデータ転送を行なう
場合、従来のバンク切り換えを使用したものよシ、高速
で転送することが可能となる。

〔発明の実施例〕

第２図は本発明の一実施例に係る８ピツトマイクロコン
ピユータのメモリ用インターフェイス回路の構成をブロ
ック図で示したものである。

８ビット吋イクロプロセッサ２１はシングルボードマイ
コン等の機能をもつもので、システム内部にＣＰＵ、メ
モリ、各種インタフェイス回路等を含んだものである。

メモリ用アドレスデコーダ２２はマイクロプロセッサ２
１のＡ。

〜ｆｉ１１のアドレス信号と、そのタイミングをとるた
めの制御信号によってメモリシステム２４１．２４．・
・・、２４ｎのチップセレクト信号を作っている。

第３図は第２図の要部の構成を更Ｃ二詳しく示したもの
である。

第２図のメモリシステム２４□はカウンタ用クロック発
生回路３１、カウンタ３２、メモリ３３で構成される。

メモリ用アドレスデコーダ２２で作られたセレクト信号
はメモリシステム２４１において、カウンタ用クロック
発生回路３１とメモリ３３に入力される。メモリ３３で
はこの信号をチップセレクト信号Ｏ８（：用いている。

カウンタ用クロック発生回路３４では、この信号とマイ
クロプロセッサ２１の制御信号から、カウンタ３２０力
ウント動作とデータバスＩ）ＢのＤ０〜Ｄ、のデータを
カウンタ値に設定するためのロード動作に必要なりロッ
クを作っている。これらのカウント動作、ロード動作、
そしてカウンタ値をオール６０”にするリセット動作は
、カウンタ用制御信号発生回路２３を用いて、マイクロ
プロセッサ２１でコントロールをする。

メモリ３３は、上述のコントロールによって出力される
カウンタ３２のアドレス信号と、メモリ用アドレスデコ
ーダ２２のセレクト信号と、マイクロプロセッサ２１の
ＲＤ、ＷＲの信号を用いて、マイクロプロセッサ２１と
データの受は渡しを行う。

例えばマイクロプロセッサ）二”８０８５”のＣＰＵを
用いたシステムのタイミングを第４図に示す。

図中４１は、第３図のカウンタ３２のロード動作を示す
タイミング図でアリ、ＩＯ用Ｃ８がｕＯ”の状態で立ち
上がるカウンタ用ＵＫを利用してカウンタ３５にり。−
Ｄ、のデータが書き込まれる。４２は第３図のメモリ３
３のデータの書きこみと読み出しを示すタイミング図で
あり、メモリ３３と８ピットマイクａ７°ｏｔ；、ｇ−
２１との間で、データの受は渡しが終了した後にカウン
タ用ＯＫが立ち上がシ、カウンタ３２の値が自動的に１
つ進むようにしている。このためカウンタ用ＯＫを発生
させる時間をメモリとのアクセス時間内に納められるの
で、連続してアクセスする場合には、マイクロプロセッ
サ２１の内部メモリのアクセス時間と同じスピードでア
クセスすることができる。

また第３図のメモリ３３は、従来のメモリ用インタフェ
イスを用いて、簡単に大容量化を実現できる。第５図は
その一例である。

端子５１には第３図のカウンタ３２から出力されるアド
レス信号が入力される。このアドレスの下位アドレスは
メモリ５５．．５５．、・・・、５５にのアドレス入力
（１使われ、上位アドレスはデコーダ５４によシ各メモ
＋）５５１．５５゜、・・・、５５にのチップセレクト
信号に変換される。このチップセレクトのための上位ア
ドレスは、第３図のカウンタ３２で増やすことが可能で
あるため、容易に大容量化が出来る。端子５２には第２
図のマイクロプロセッサ２１のＲＤ、ＷＲ倍信号入力さ
れ、端子５３のデータバスＤＢによってデータの受は渡
しが行われる。

次に上述したことをふまえて第２図の構成、作用を説明
する。

メモリシステム２４１．・・・２４ｎは、メモリ用アド
レスデコーダ２２から出力されるセレクト信号が違うだ
けで、第３図に示したメモリシステム２４．と全く同じ
構成である。したがって特定の大容量の情報をメモリシ
ステム２４１で紀憶し、この情報を順番に取９だして演
算処理を行ない、メモリシステム２４．にその結果を移
す等のデータ転送を考えてみる。従来システムは前述し
たように、バンク切シ換えのための時間を要するが、本
システムではその時間は必要なく、またメモリの読み出
しや書き込みのために、マイクロプロセッサ２１からの
人。〜Ａ、のアドレス信号のうちの特定の２つのアドレ
ス信号しか必要としないため、プログラム自体も簡単に
なシ、実行時間が短くなる。

またメモリシステムの大容量化とメモリシステムの複数
化を用いることによシ、このシステムは従来システムで
なし得なかった容量のメモリを持つことが可能になる。

第６図ν・まこの発明の他の実施例の構成を示したもの
である。この図において、前記実施例と異なるのは、第
３図のカウンタ用クロック発生回路３ノがメモリシステ
ム２４□　、２４．・・・。

２４ｎの内部にあシ、クロック信号を作っているのに対
し、第５図では回路規模を小さくするため、メモリシス
テム６４１　　＊６４２　　ｔ　　ｅ６４ｎの外部で作
シ、カウンタ６２（−必要な、クロック部分をクロック
抜き取シ回路６１で抜き取っていることである。

アドレス信号へ〇〜Ａ□の上位アドレスはアドレスデコ
ーダ用コントロール回路６５に、下位アドレスはアドレ
スデコーダ６６に入力され、アドレスデコーダ用コント
ロール回路６５で作られた信号を用いて、アドレスデコ
ーダ６６がメモリシステム６４１．６４．、・・・６４
ｎのセレクト信号を発生させている。アドレスデコーダ
用コントロール回路６５から出力される信号はカウンタ
用クロック発生回路６７に入力され、カウンタ用のクロ
ックが出力される。このクロックはメモリシステム６４
．．６４．、・・・。

６４ｎ内のクロック抜き取９回路６１で、アドレスデコ
ーダ６６から入力されるセレクト信号によってカウンタ
６２に必要なりロック部分が抜きとられる。

【図面の簡単な説明】

第１図は従来のバンク取シ換えを用いたメモリ壁間の割
シサけを示した図、第２図はこの発明の一実施例の構成
を示すブロック図、第３図は第２図の要部を詳細（二示
す図、第４図は同実施例の動作を示すタノイ・ミンク図
、第５図は第３図におけるメモリの内部構成を示す図、
第６図はこの発明の他の実施例の構成を示す図である。 ２１・・・８ビツトマイクロプロセツサ、２２・・・メ
モリ用アドレスデコーダ、２３・・・カウンタ用制筒信
号発生回路、２４□〜２４　ｎ　、　６４１〜６４ｎ・
・・メモリシステム、３１．６１・・・カウンタ用クロ
ック発生回路、３２．６２・・・カウンタ、３３．６３
・・・メモリ。 出願人代理人　弁理士　鈴　江　武　彦第１図 １

Claims (1)

【特許請求の範囲】
1. マイクロコンピューター二おけるマイコンプロセッサと
   メモリとの間に設けるインターフェース回路であって、
   マイクロプロセッサからの特定のアドレス信号を用いて
   メモリのチップセレクトを行う手段と、メモリのアドレ
   スをカウンタを用いて与える手段と、とのカウンタに必
   要なりロックを上記アドレス信号及びこのアドレス信号
   のタイミングを取るための制御信号を用いて発生する手
   段と、マイクロプロセッサからの指令（二よシカウンタ
   の制御を行う手段を備えることを特徴とするマイクロコ
   ンピュータのメモリ用イン！’−７エイス回路。