JPH0227893B2 - - Google Patents
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- Publication number
- JPH0227893B2 JPH0227893B2 JP55021573A JP2157380A JPH0227893B2 JP H0227893 B2 JPH0227893 B2 JP H0227893B2 JP 55021573 A JP55021573 A JP 55021573A JP 2157380 A JP2157380 A JP 2157380A JP H0227893 B2 JPH0227893 B2 JP H0227893B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- field effect
- circuit
- effect transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Emergency Protection Circuit Devices (AREA)
- Direct Current Feeding And Distribution (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路内に設けられ、任意の
設定値以上の電圧の発生を抑制することが可能な
過電圧抑制回路に関するものである。
設定値以上の電圧の発生を抑制することが可能な
過電圧抑制回路に関するものである。
半導体回路は素子の破壊を防止するために耐圧
以下の電圧範囲で使用されるのが普通であるが、
特殊な回路技術を適用した場合や、他の回路の異
常等により耐圧を越える高い電圧が印加されてし
まうことがある。
以下の電圧範囲で使用されるのが普通であるが、
特殊な回路技術を適用した場合や、他の回路の異
常等により耐圧を越える高い電圧が印加されてし
まうことがある。
具体的には、例えば、第４図に示すような非動
作時に容量に電荷を蓄積しておき、動作時にはこ
の電荷を用いてブートストラツプ効果により電源
電圧以上の電圧を発生する回路技術を適用した場
合、Ｅの電圧を比較的高く設定すると、Ｄの端子
がＥの電圧を越えて電子素子Q4の耐圧以上の高
電圧になつてしまう可能性がある。Ｆは出力端子
を示す。
作時に容量に電荷を蓄積しておき、動作時にはこ
の電荷を用いてブートストラツプ効果により電源
電圧以上の電圧を発生する回路技術を適用した場
合、Ｅの電圧を比較的高く設定すると、Ｄの端子
がＥの電圧を越えて電子素子Q4の耐圧以上の高
電圧になつてしまう可能性がある。Ｆは出力端子
を示す。
特に、集積化された回路における素子１個の破
壊はチツプ単位の不良につながるため、その対策
には重要な意義がある。
壊はチツプ単位の不良につながるため、その対策
には重要な意義がある。
本発明はこれらの問題点を解決するため、半導
体集積回路内に設けられ、素子の耐圧を越える高
い電圧の発生を抑制することが可能な過電圧抑制
回路を提供するもので、以下図面に沿つて詳細に
説明する。
体集積回路内に設けられ、素子の耐圧を越える高
い電圧の発生を抑制することが可能な過電圧抑制
回路を提供するもので、以下図面に沿つて詳細に
説明する。
第１図は本発明の過電圧抑制回路の実施例であ
り、Q1は電界効果トランジスタ、SCは定電圧発
生回路であり、定電圧発生回路SCの出力端子Ｃ
の電位はV0に設定されている。Ｔは過電圧抑制
回路の入力端子であり、設定値以上の電圧上昇を
抑制したい他の回路のノードに接続される。即
ち、第４図のブートストラツプ効果を用いた回路
を被保護回路とする例では、端子Ｄに接続され
る。電界効果トランジスタQ1のソースを定電圧
発生回路SCの出力端子Ｃに接続し、ドレインを
端子Ｔに接続すると共に制御端子を端子Ｔに接続
する。電界効果トランジスタQ1のしきい値電圧
をVTHと定義すると、電界効果トランジスタQ1は
入力端子Ｔの電位VTがV0＋VTH以下の場合に非導
通である。しかし、入力端子Ｔの電位VTがV0＋
VTH以上になろうとすると、電界効果トランジス
タQ1が導通状態になるので、入力端子Ｔの電位
は電界効果トランジスタQ1を通して、定電圧発
生回路SCによりV0＋VTHに固定される。したが
つて、入力端子Ｔの電位VTがV0＋VTH以上になる
ことを抑制できる。
り、Q1は電界効果トランジスタ、SCは定電圧発
生回路であり、定電圧発生回路SCの出力端子Ｃ
の電位はV0に設定されている。Ｔは過電圧抑制
回路の入力端子であり、設定値以上の電圧上昇を
抑制したい他の回路のノードに接続される。即
ち、第４図のブートストラツプ効果を用いた回路
を被保護回路とする例では、端子Ｄに接続され
る。電界効果トランジスタQ1のソースを定電圧
発生回路SCの出力端子Ｃに接続し、ドレインを
端子Ｔに接続すると共に制御端子を端子Ｔに接続
する。電界効果トランジスタQ1のしきい値電圧
をVTHと定義すると、電界効果トランジスタQ1は
入力端子Ｔの電位VTがV0＋VTH以下の場合に非導
通である。しかし、入力端子Ｔの電位VTがV0＋
VTH以上になろうとすると、電界効果トランジス
タQ1が導通状態になるので、入力端子Ｔの電位
は電界効果トランジスタQ1を通して、定電圧発
生回路SCによりV0＋VTHに固定される。したが
つて、入力端子Ｔの電位VTがV0＋VTH以上になる
ことを抑制できる。
具体的には、第４図のブートストラツプ効果を
用いた回路を被保護回路とする例では、第４図の
端子Ｅの電圧を15V、容量C2を0.7pF、第２図の
VPを15Vとすると、端子Ｄの電圧は、過電圧抑
制回路が付加されていない場合には20Vまで上昇
するが、過電圧抑制回路が付加されている場合に
は16V以下に抑制される。
用いた回路を被保護回路とする例では、第４図の
端子Ｅの電圧を15V、容量C2を0.7pF、第２図の
VPを15Vとすると、端子Ｄの電圧は、過電圧抑
制回路が付加されていない場合には20Vまで上昇
するが、過電圧抑制回路が付加されている場合に
は16V以下に抑制される。
なお、電界効果トランジスタQ1により端子Ｔ
に接続されるノードの電位を引き下げる動作速度
は電界効果トランジスタQ1が流せる電流に依存
することになるが、電界効果トランジスタでは流
せる電流の増大はチヤネル幅の拡大もしくはチヤ
ネル長の短縮によつて達成されるため、後者のチ
ヤネル長の短縮を行うことによつて動作の高速化
と同時に集積化の向上が図れる利点がある。
に接続されるノードの電位を引き下げる動作速度
は電界効果トランジスタQ1が流せる電流に依存
することになるが、電界効果トランジスタでは流
せる電流の増大はチヤネル幅の拡大もしくはチヤ
ネル長の短縮によつて達成されるため、後者のチ
ヤネル長の短縮を行うことによつて動作の高速化
と同時に集積化の向上が図れる利点がある。
また、半導体集積回路はそのほとんどがMOS
型であるが、本発明の過電圧抑制回路を半導体集
積回路内に組み込む場合、他の回路部分を作成す
るMOS技術によつて同時に作成できるため、製
造プロセスの複雑化を招くことがないという利点
もある。
型であるが、本発明の過電圧抑制回路を半導体集
積回路内に組み込む場合、他の回路部分を作成す
るMOS技術によつて同時に作成できるため、製
造プロセスの複雑化を招くことがないという利点
もある。
第２図は本発明の他の実施例であり、Q1，Q2，
Q3は電界効果トランジスタ、C1は容量、Ｔは制
御回路の入力端子、VPは電源に接続される電圧
端子であり、電界効果トランジスタQ2，Q3で第
１図で示した定電圧発生回路SCを構成している。
すなわち、電界効果トランジスタQ2、Q3を直列
に接続し、電界効果トランジスタQ2のドレイン
に電源電圧VPを加えるようにし、電界効果トラ
ンジスタQ3のソースを接地する。電界効果トラ
ンジスタQ2，Q3の制御端子を夫々自己のドレイ
ンに接続し、電界効果トランジスタQ2，Q3の接
続点をノードN1とし、このノードN1を電界効果
トランジスタQ1のソースに接続し、ドレインを
端子Ｔに接続し、制御素子を端子Ｔに接続し、ソ
ースを容量C1を介して接地する。電界効果トラ
ンジスタQ2，Q3のgm比を適当に選ぶことにより
電界効果トランジスタQ2のソースと電界効果ト
ランジスタQ3のドレインを接続しているノード
N1の電位を任意に設定することができる。なお、
容量C1はノードN1の電位を安定化するために付
加してある。動作原理は第１図に示したものと同
じである。
Q3は電界効果トランジスタ、C1は容量、Ｔは制
御回路の入力端子、VPは電源に接続される電圧
端子であり、電界効果トランジスタQ2，Q3で第
１図で示した定電圧発生回路SCを構成している。
すなわち、電界効果トランジスタQ2、Q3を直列
に接続し、電界効果トランジスタQ2のドレイン
に電源電圧VPを加えるようにし、電界効果トラ
ンジスタQ3のソースを接地する。電界効果トラ
ンジスタQ2，Q3の制御端子を夫々自己のドレイ
ンに接続し、電界効果トランジスタQ2，Q3の接
続点をノードN1とし、このノードN1を電界効果
トランジスタQ1のソースに接続し、ドレインを
端子Ｔに接続し、制御素子を端子Ｔに接続し、ソ
ースを容量C1を介して接地する。電界効果トラ
ンジスタQ2，Q3のgm比を適当に選ぶことにより
電界効果トランジスタQ2のソースと電界効果ト
ランジスタQ3のドレインを接続しているノード
N1の電位を任意に設定することができる。なお、
容量C1はノードN1の電位を安定化するために付
加してある。動作原理は第１図に示したものと同
じである。
第３図は本発明の他の実施例であり、Q1，Q2，
Q3は電界効果トランジスタ、C1は容量、Ｔは本
発明の過電圧抑制回路の入力端子、VPは電圧端
子である。電界効果トランジスタQ3の制御端子
が電圧端子VPに接続されていることが第２図と
場合と異なる。
Q3は電界効果トランジスタ、C1は容量、Ｔは本
発明の過電圧抑制回路の入力端子、VPは電圧端
子である。電界効果トランジスタQ3の制御端子
が電圧端子VPに接続されていることが第２図と
場合と異なる。
以上説明したように、本発明の過電圧抑制回路
は、定電圧発生回路の出力レベルを設定すること
により、任意の設定値以上の電圧の発生を抑制す
ることができ、更に被保護回路と同一の製作工程
により同時に製作可能であり、かつ、高性能化の
ためにはチヤネル長の短縮が有効である等、高性
能化の施策も被保護回路と同じであるため集積化
に適するという利点がある。
は、定電圧発生回路の出力レベルを設定すること
により、任意の設定値以上の電圧の発生を抑制す
ることができ、更に被保護回路と同一の製作工程
により同時に製作可能であり、かつ、高性能化の
ためにはチヤネル長の短縮が有効である等、高性
能化の施策も被保護回路と同じであるため集積化
に適するという利点がある。
第１図は本発明の過電圧抑制回路の基本的な構
成を示す図、第２図および第３図は本発明の他の
実施例を示す構成図、第４図は本発明の過電圧抑
制回路を適用する被保護回路の一例である。 Q1〜Q4……電界効果トランジスタ、C1，C2…
…容量、VP……電圧端子、Ｔ……過電圧抑制回
路の入力端子、SC……定電圧発生回路、Ｃ……
定電圧発生回路の出力端子、Ｄ……被保護回路の
過電圧抑制回路を接続するべき端子、Ｅ……電圧
端子、Ｆ……被保護回路の出力端子。
成を示す図、第２図および第３図は本発明の他の
実施例を示す構成図、第４図は本発明の過電圧抑
制回路を適用する被保護回路の一例である。 Q1〜Q4……電界効果トランジスタ、C1，C2…
…容量、VP……電圧端子、Ｔ……過電圧抑制回
路の入力端子、SC……定電圧発生回路、Ｃ……
定電圧発生回路の出力端子、Ｄ……被保護回路の
過電圧抑制回路を接続するべき端子、Ｅ……電圧
端子、Ｆ……被保護回路の出力端子。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路内に設けられ、所定のノード
の電圧上昇上限値を制限する過電圧抑制回路にお
いて、この過電圧抑制回路は制御端子への印加電
圧により導通、非導通が制御される第１の電界効
界トランジスタと定電圧発生回路とからなり、定
電圧発生回路の出力端子と上記電界効果トランジ
スタの制御端子以外の一端子とを接続し、上記電
界効果トランジスタの他端子および制御端子を互
いに接続し、この端子を入力端子としたことを特
徴とする過電圧抑制回路。 ２ 定電圧発生回路を第２、第３の電界効果トラ
ンジスタと容量とで構成し、第２の電界効果トラ
ンジスタの制御端子以外の一端子と制御端子とを
電源電圧に接続し、この第２の電界効果トランジ
スタの他端子を容量の一端子と第３の電界効果ト
ランジスタの制御端子以外の一端子と制御端子と
に接続し、この第３の電界効果トランジスタの他
端子と容量の他端子とをアースに接続し、容量の
非アース側端子を定電圧発生回路の出力端子とし
てなる特許請求の範囲第１項記載の過電圧抑制回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157380A JPS56118121A (en) | 1980-02-25 | 1980-02-25 | Overvoltage suppressing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157380A JPS56118121A (en) | 1980-02-25 | 1980-02-25 | Overvoltage suppressing circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085843A Division JPS60247895A (ja) | 1985-04-22 | 1985-04-22 | メモリ用過電圧抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118121A JPS56118121A (en) | 1981-09-17 |
| JPH0227893B2 true JPH0227893B2 (ja) | 1990-06-20 |
Family
ID=12058762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157380A Granted JPS56118121A (en) | 1980-02-25 | 1980-02-25 | Overvoltage suppressing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56118121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661495U (ja) * | 1993-01-29 | 1994-08-30 | 南常鉄工株式会社 | 横型スライサー |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0401410B1 (de) * | 1989-06-08 | 1993-12-29 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Schutz elektronischer Schaltungen vor Überspannung |
| JP2001014877A (ja) | 1999-06-25 | 2001-01-19 | Mitsubishi Electric Corp | 電圧発生回路およびそれを備えた半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5045254A (ja) * | 1973-08-28 | 1975-04-23 | ||
| JPS6025910B2 (ja) * | 1976-06-29 | 1985-06-20 | 株式会社東芝 | 入力保護回路 |
-
1980
- 1980-02-25 JP JP2157380A patent/JPS56118121A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661495U (ja) * | 1993-01-29 | 1994-08-30 | 南常鉄工株式会社 | 横型スライサー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118121A (en) | 1981-09-17 |
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