JPH04364776A - 集積回路 - Google Patents

集積回路

Info

Publication number
JPH04364776A
JPH04364776A JP3291341A JP29134191A JPH04364776A JP H04364776 A JPH04364776 A JP H04364776A JP 3291341 A JP3291341 A JP 3291341A JP 29134191 A JP29134191 A JP 29134191A JP H04364776 A JPH04364776 A JP H04364776A
Authority
JP
Japan
Prior art keywords
voltage
charge pump
integrated circuit
diode
type well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3291341A
Other languages
English (en)
Other versions
JP3159749B2 (ja
Inventor
Stephen L Wong
スティーブン　レブーン　ウォン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH04364776A publication Critical patent/JPH04364776A/ja
Application granted granted Critical
Publication of JP3159749B2 publication Critical patent/JP3159749B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には集積回路中の
電圧増倍回路に関するものであり、特にはバック（背面
）ゲートバイアス電圧を減少させた電荷ポンプを有する
集積回路に関するものである。
【０００２】
【従来の技術】例えば本明細書の図１又は米国特許第４
，４３９，６９２　号明細書のＦｉｇ．１に示すような
従来の電荷ポンプ回路は代表的に、入力端子と、出力端
子と、１つ以上の中間端子とを有する複数個の直列接続
ダイオードを用いており、各中間端子には容量結合され
た駆動器により給電されている。この回路の目的は電圧
を増倍することである為、電荷ポンプにおける直列接続
されたダイオードは通常の電源電圧範囲を越える電圧に
耐える必要がある。標準のＭＯＳ処理技術を用いて製造
したＭＯＳ装置に電荷ポンプ回路を必要とする場合、こ
れらダイオードの比較的高い電圧のｐｎ接合を分離する
のが困難となり、通常追加の処理工程を必要とする。
【０００３】この問題に対する１つの可能な解決策は米
国特許第４，４３９，６９２　号明細書に開示されてい
るように、従来の電荷ポンプ回路の通常のダイオードに
対してＭＯＳ構造のダイオード（ダイオードとして接続
したＭＯＳトランジスタ）を用いることである。しかし
、これらのＭＯＳ構造ダイオードは代表的に通常のｐｎ
接合の０．７　ボルトに比べて大きなダイオード電圧降
下（数ボルト）を有する為、電荷ポンプの電圧増倍容量
が可成り減少する。換言すれば、電荷ポンプから所定の
出力電圧レベルを達成するのに、すべてＭＯＳ構造ダイ
オードとした電荷ポンプにおける縦続接続段の段数が通
常のｐｎ接合ダイオード回路における段数よりも多くな
ってしまう。従って、回路が一層複雑となり、追加の珪
素領域を占め、その動作が遅くなってしまう。従って、
従来技術を用いると著しい欠点があるものであり、これ
らの欠点が無ければ電荷ポンプ回路を製造するのにＭＯ
Ｓ技術を用いるのが望ましいものである。
【０００４】ＭＯＳ構造ダイオードにおけるダイオード
電圧降下が比較的大きくなる基本的な理由は２つある。 第１に、ＭＯＳ処理技術では、通常しきい値イオン注入
工程を用いてしきい値電圧を強制的に約１及び２ボルト
間にしている。従って、例えば米国特許第４，４３９，
６９２　号明細書ではそのＦｉｇ．３の電荷ポンプ回路
１８におけるすべてのトランジスタを　”Ｈ”（ハード
）　トランジスタとして示している。このような関係に
おいては、“ハード”トランジスタはいわゆる“ソフト
”トランジスタのしきい値電圧よりも可成り大きな正又
は負のしきい値電圧を有するトランジスタであるものと
思われる。従って、米国特許第４，４３９，６９２　号
明細書のＦｉｇ．４に開示されているように、いわゆる
“ハード”トランジスタはエンハンスメントモードＦＥ
Ｔの場合約＋１ボルトのしきい値電圧を有し、デプレシ
ョンモードＦＥＴの場合約−３ボルトのしきい値電圧を
有している。これらの“ハード”トランジスタが比較的
低いしきい値電圧を有することは決してない。その理由
は、“ハード”トランジスタは一層負又は一層正のしき
い値電圧値を有するトランジスタと定義されている為で
ある。
【０００５】第２に、しきい値電圧は、電荷ポンプ回路
にＭＯＳトランジスタを用いた集積回路において大きな
ソース−基板電圧により生ぜしめられる大きな基板効果
により一層高められる。この効果は、ＭＯＳトランジス
タのソースをこれらトランジスタ（代表的にＮＭＯＳ装
置）が形成されているＰ型ウェル基板に結合できない為
に生じるものである。その理由は、装置を所望通りに機
能させるためにソースを電源電圧よりも高める必要があ
る為である。
【０００６】構造が比較的簡単で小型であり、効率が良
く、動作が高速であり、すべてＭＯＳ構造のダイオード
より成る電荷ポンプ回路を有する集積回路を形成するた
めには、従来の構造に固有のこれらの問題を解決する必
要がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は上述し
た問題を解決し、効率、動作速度、構造の簡単性及び小
型化を改善した電荷ポンプを有する集積回路を提供せん
とするにある。
【０００８】
【課題を解決するための手段】本発明は、ダイオード構
造のＮＭＯＳトランジスタと、このＮＭＯＳトランジス
タを囲みそのバックゲートを構成するＰ型ウェルとを有
する少なくとも１つのダイオード型電圧増倍段及び出力
端子が設けられた電荷ポンプを具える集積回路であって
、前記の電荷ポンプは前記のＰ型ウェルに印加すべきバ
ックバイアス電圧の関数としてこのバックゲートバイア
ス電圧よりも小さいバイアス電圧を連続的に発生するバ
イアス回路を具えており、このバイアス回路は、前記の
出力端子に接続されこの出力端子から連続的に取出され
た入力信号が供給される入力端と、前記のＰ型ウェルに
接続されこのＰ型ウェルに連続的に出力信号を与える出
力端とを有していることを特徴とする。
【０００９】この集積回路においては、バルクに対して
いかなるＰ型ウェルをも或いはソース接合に対してＰ型
ウェルを順方向バイアスすることなく、できるだけ最大
の電位でＰ型ウェルをバイアスするようにするのが有利
である。このようにすれば、ＮＭＯＳトランジスタのソ
ースとＰ型ウェルとの間の電圧差を最小にすることがで
きる。これによりＮＭＯＳトランジスタのしきい値を減
少させ、その結果すべてがＭＯＳ構造のダイオードより
成る電荷ポンプの動作を従来のｐｎ接合ダイオード回路
の動作に近似した構造が得られる。
【００１０】本発明においては、ダイオード構造のトラ
ンジスタのしきい値を比較的低く（バックゲートバイア
スを零にした場合１ボルトよりも低く）選択するのが好
適である。電荷ポンプ回路でバイアス電圧を発生せしめ
るのに用いるバイアス回路はソースホロワとして接続し
た他のＮＭＯＳトランジスタを以って構成し、そのゲー
トを電荷ポンプ回路の出力端子に接続し、そのソースを
、ダイオード接続されたＭＯＳトランジスタが形成され
ているＰ型ウェルに抵抗を介して結合するのが有利であ
る。この構造によれば常に、出力が電源電圧よりも低い
場合に、電荷ポンプの出力端子の電圧よりも１つのゲー
ト−ソース電圧と１つの抵抗の電圧降下との合計だけ低
い電圧にＰ型ウェルをバイアスし、出力が電源電圧より
も高い場合に電源電圧よりも丁度１つの抵抗の電圧降下
だけ低い電圧にＰ型ウェルをバイアスするようになる。 抵抗の電圧降下の値は所望の出力電圧値を確保するよう
に選択しうる。このバイアス回路は、電荷ポンプがオン
状態の場合にバックゲートバイアスを最小にし、電荷ポ
ンプがオフ状態の場合にＰ型ウェルからバルク接合への
順方向導通を阻止する作用をする。
【００１１】以下図面につき説明するに、図１は直列接
続されたｐｎ接合ダイオード１００，１０２　及び１０
４　を用いた従来の電荷ポンプ回路１０を示す。電源電
圧ＶＣＣはスイッチングトランジスタ１０６を経てダイ
オード１００　の陽極に与えられ、電荷ポンプの出力電
圧はＶＯＵＴ　で示すようにダイオード１０４　の陰極
に生ぜしめられる。ダイオード直列回路の中間点はキャ
パシタ１０８　及び１１０　に接続されており、これら
キャパシタはインバータ１１２，　１１４及び１１６　
と入力端ＶＯＦＦ　及びＶＣＬＫ　を有するＮＯＲゲー
ト１１８　とにより順次に駆動される。この回路はＭＯ
Ｓトランジスタ１０６　及び１２０　によりターン・オ
ン及びターン・オフされ、これらＭＯＳトランジスタは
回路をターン・オンした際にそれぞれダイオード１００
　の陽極を電源に接続し、出力端子ＶＯＵＴ　を電源（
大地）から分断する作用をし、この切換えはトランジス
タ１０６　及び１２０　のゲートに与えられる信号ＶＯ
ＦＦ　の関数として達成される。出力端子ＶＯＵＴ　に
接続された負荷のキャパシタンスはこの出力端子と大地
との間に破線で示すように接続したキャパシタ１２２　
により線図的に示してある。
【００１２】図１の従来回路は米国特許第４，４３９，
６９２　号明細書のＦｉｇ．１に示されている電荷ポン
プ１８の動作と同様に通常のように動作する為、その詳
細な説明は省略するも、簡単に説明すると以下の通りで
ある。ＶＣＬＫ　は高周波（約１ＭＨｚ）のクロック信
号であり、これによりインバータ１１２及び１１６　の
入力端に給電する。ＶＯＦＦ　は制御信号であり、この
制御信号により高レベルの際にＶＣＬＫ　信号を遮断し
且つ負荷キャパシタ１２２　を放電させることにより電
荷ポンプを不作動にする。ＶＯＦＦ　が低レベルになる
と、ＶＣＬＫ信号がゲート１１８　を通りうるようにな
り、一方トランジスタ１０６　がターン・オンし且つト
ランジスタ１２０　がターン・オフする。この状態では
電荷ポンプはオン状態となり、ノードＶＯＵＴ　はまず
最初にＶＣＣよりも３つのダイオード電圧降下分だけ低
い値に引き込まれ、キャパシタ１０８　及び１１０　を
ＶＣＬＫ　周波数で駆動する交流パルスにより電荷パケ
ットを有効に伝達し、これら電荷パケットによりキャパ
シタ１２２　の端子間電圧ＶＯＵＴ　を上昇せしめる。 ダイオード（１００，　１０２，　１０４）　の単方向
接続は電荷を出力の方向にのみ流すようにする電圧増倍
回路を構成する。
【００１３】このことから、ＶＯＵＴ　の達成しうる定
常状態値は
【数１】ＶＯＵＴ　＝ＶＣＣ＋２Ｖｐ　−３Ｖｄとなる
ことが分かる。ここにＶｐ　は反転駆動器１１２　及び
１１４　の出力振幅であり、Ｖｄ　はダイオード１００
，　１０２及び１０４　の各々のダイオード降下電圧で
ある。従って、ダイオード降下電圧が最小となると、Ｖ
ＯＵＴ　が最大となること明らかである。
【００１４】図１に示すような通常の電荷ポンプ回路で
はｐｎ接合ダイオード１００，　１０２及び１０４　に
おけるノード電圧は電源電圧ＶＣＣを越える。この種類
の回路を、標準ＭＯＳ処理技術を用いたＭＯＳ構造で構
成すると、これらの高電圧ｐｎ接合を分離するのが困難
となり、通常追加の処理を必要とする。これらの問題を
解決する一方法は、例えば米国特許第４，４３９，６９
２　号明細書に開示されているように、電荷ポンプ回路
にｐｎ接合ダイオードの代わりにＭＯＳ構造のダイオー
ドを用いることである。しかし、ＭＯＳトランジスタは
代表的に大きなダイオード電圧降下（代表的なｐｎ接合
に対する　０．７ボルトに比べて数ボルトの電圧降下）
　を有する為、電荷ポンプ回路の電圧増倍容量が可成り
減少する。従って、ｐｎ接合ダイオードの代わりにＭＯ
Ｓトランジスタを用いると、電荷ポンプから所定の出力
電圧を得るのに、縦続接続段の個数を増大させる必要が
ある。これにより回路の動作速度に著しい悪影響を及ぼ
し、しかも追加の珪素面積をも必要となる。
【００１５】ＭＯＳダイオード電圧降下がこのように比
較的大きくなり、その結果動作が劣化する主たる理由は
、電荷ポンプ中のＭＯＳ装置のソースを動作中に電源電
圧以上に高める必要がある為にこのＭＯＳ装置のソース
をＰ型ウェル（井戸）基板に結合できないということで
ある。米国特許第４，４３９，６９２　号明細書に開示
されているような従来のＭＯＳ電荷ポンプ回路に存在す
るこの問題により電荷ポンプ回路の構造を大型に、動作
を遅く、効率を悪くする。
【００１６】
【実施例】図２は本発明による改善した電荷ポンプ回路
２０を示す。本例では上述した問題が殆ど無くなり、従
って高速で小型で効率の良い、すべてＭＯＳトランジス
タより成る電荷ポンプ回路を実現しうる。図２には２段
の電荷ポンプ回路を示しているが、本発明による電荷ポ
ンプ回路は１段のみを以って或いは３段以上を以って構
成することもできることに注意すべきである。明瞭とす
るために、図２において図１の素子と対応する素子には
、図１の参照符号の下２桁の数字を同じにした符号を付
した。
【００１７】図２において、（この図の上部に示す）容
量結合駆動器を有する基本的な電荷ポンプは、ｐｎ接合
ダイオード１００，　１０２及び１０４　の代わりにダ
イオード接続ＭＯＳトランジスタ２００，　２０２及び
２０４　をそれぞれ用いたということを除いて図１の電
荷ポンプと同じである。本発明によれば従来の教えと相
違してこれらのトランジスタをしきい値電圧が１ボルト
よりも低いイオン注入されない低しきい値ＮＭＯＳトラ
ンジスタとするのが有利である。このようなトランジス
タは、トランジスタのゲートをしきい値のイオン注入前
に設けたポリ層を以って構成し、これによりチャネルか
らのイオン注入を有効に遮蔽することにより、二重ポリ
処理で追加のマスクを用いることなく、容易に形成しう
る。
【００１８】更に、図２の下側部分に示す新規なバイア
ス回路によれば、ダイオード接続されたＭＯＳトランジ
スタ２００，　２０２及び２０４　が形成されているＰ
型ウェルに対するバックゲートバイアス電圧を、電荷ポ
ンプがオン状態の際に減少させる。更にこのバイアス回
路は電荷ポンプがオフ状態にある場合にＰ型ウェルから
バルク接合への順方向導通を阻止する。ダイオードのバ
ックゲート端子は物理的には、図３に示すように電気的
に互いに結合されたこれらダイオードの個々のＰ型ウェ
ルとするか或いは、これら３　つのダイオードを囲む１
つの共通のＰ型ウェルとすることができる。図３は一例
としてダイオード接続トランジスタ、この場合図２のト
ランジスタ２００　の簡単化した断面を示す。このトラ
ンジスタ２００　では、この場合ｎ型導電性とした基板
３００　に、多量にドーピングされたｎ型接点層３０２
　と、Ｐ型ウェル３０４　とが設けられている。このウ
ェル３０４　内にはｎ型導電性としたドレイン領域３０
６　及びソース領域３０８　がＰ型バックゲート接点３
１０　と一緒に設けられている。この装置の上側面上に
は代表的に二酸化珪素より成っている絶縁層３１２　が
設けられており、この絶縁層にはドレイン領域、ソース
領域及びバックゲート接点用の孔があけられている。こ
の絶縁層のうち薄肉とした部分の上にゲート電極３１４
　が設けられ、このゲート電極がドレイン領域３０６　
に接続されている。明瞭とするために、トランジスタ２
００　の対応する端子Ａ，Ｂ，Ｃ及びＤを図２及び３の
双方に示した。前述したようにダイオード接続トランジ
スタのすべてを１つのＰ型ウェル内に形成することもで
きる。
【００１９】図２の回路では、出力電圧ＶＯＵＴ　を装
置の出力領域から取出し、追加のＭＯＳトランジスタ２
２４　のゲートに与える。このＭＯＳトランジスタ２２
４　はそのチャネルを電源電圧ＶＣＣと抵抗２２６　の
一端との間に接続したソースホロワ形態に接続されてい
る。抵抗２２６　の他端は電流源２２８　の一方の端子
に接続され、この電流源２２８　の他方の端子は接地さ
れている。バイアス回路の出力は抵抗２２６　と電流源
２２８　との間の接続点に得られ、この接続点に生じる
バイアス電圧をＶｂ　として示す。このバイアス電圧Ｖ
ｂ　はＰ型ウェルを有するトランジスタ２００，　２０
２，　２０４　及び２２４　のバックゲートに与えられ
る。図２に破線で示すキャパシタ２３０　はＰ型ウェル
のキャパシタンスを示している。又、電荷ポンプがオフ
状態にされた際にバイアス電圧を大地に放電させる追加
のトランジスタ２３２　が設けられており、電荷ポンプ
出力電圧ＶＯＵＴ　はトランジスタ２２０により大地に
放電される。
【００２０】各動作段階では、ＭＯＳトランジスタのＰ
型ウェル電位をＶＣＣ電位よりも低く且つこれらトラン
ジスタの最低のソース又はドレイン電位よりも常に低く
保つことが重要である。その理由は、さもないと、寄生
のｐｎ接合が能動化され、これにより回路のラッチアッ
プを破壊せしめてしまうおそれがある為である。更に、
これと同時にバックゲート基板効果を、従ってこれらダ
イオード（ダイオード接続トランジスタ）のしきい値電
圧を最小にするために、Ｐ型ウェル電位をできるだけ高
くすることが重要である。図２に示すバイアス回路は、
ＶＯＵＴ　が（出力の過渡的な充電段階中に）依然とし
てＶＣＣよりも低い場合にＰ型ウェル電位をダイオード
の最低のソース電位よりも少なくとも１つのゲート−ソ
ース電圧分だけ低くバイアスし、ＶＯＵＴ　が（定常状
態中）ＶＣＣよりも高くなるとＰ型ウェル電位を約ＶＣ
Ｃにバイアスする。
【００２１】バイアス電圧は抵抗２２６　に生じる任意
的な電圧降下を用いることにより更に減少せしめること
ができる為、基板効果の量を、従ってダイオード接続Ｍ
ＯＳトランジスタのしきい値電圧を調整して定常状態に
おける出力の値を正確にすることができる。バイアス回
路はソース−ホロワトランジスタ２２４　のゲートにお
ける電圧ＶＯＵＴ　を受け、ほぼ
【数２】ＶＣＣ−Ｉ２２８　・Ｒ２２６　に等しいバイ
アス電圧Ｖｂ　を発生する。従って、このバイアス電圧
を、ダイオード接続ＭＯＳトランジスタ２００，　２０
２及び２０４　にまたがるダイオード電圧降下が最適に
なるように正確に制御することができる。電荷ポンプを
ターン・オフせしめる場合、トランジスタ２２０　及び
２３２　を電圧ＶＯＦＦ　により動作させ、これにより
ＶＯＵＴ　及びＶｂ　の双方を大地に放電させる。特定
の回路分野にとってバイアス電圧を良好に制御する必要
がない場合には、本発明による利点を犠牲にすることな
く抵抗２２６　の値を零に設定することができる。
【００２２】ＶＯＵＴ　がＶｂ　よりも早く放電してト
ランジスタ２０４　の出力領域の接合に対するＰ型ウェ
ルを順方向バイアスするおそれを無くすために、トラン
ジスタ２２０　及び２３２　の幅対長さの比をＰ型ウェ
ルキャパシタンス２３０　に対する負荷キャパシタンス
２２２　の比に応じて調整することができる。本発明は
上述した実施例に限定されず、種々の変更を加えうるこ
と勿論である。例えば電荷ポンプの段数を異ならせたり
、異なる極性の装置を用いたりすることができる。
【図面の簡単な説明】
【図１】従来の電荷ポンプ回路の一例を示す回路図であ
る。
【図２】トランジスタをすべてＭＯＳ型とした本発明に
よる電荷ポンプ回路の一実施例を示す回路図である。
【図３】本発明による集積化電荷ポンプ回路に用いた半
導体装置の断面を簡単化して示した断面図である。
【符号の説明】
２０　　電荷ポンプ回路 ２００，　２０２，　２０４　　　ダイオード接続ＭＯ
Ｓトランジスタ３００　　　基板 ３０２　　　接点層 ３０４　　　ウェル ３０６　　　ドレイン領域 ３０８　　　ソース領域 ３１０　　　バックゲート接点 ３１２　　　絶縁層 ３１４　　　ゲート電極

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　ダイオード構造のＮＭＯＳトランジス
    タと、このＮＭＯＳトランジスタを囲みそのバックゲー
    トを構成するＰ型ウェルとを有する少なくとも１つのダ
    イオード型電圧増倍段及び出力端子が設けられた電荷ポ
    ンプを具える集積回路であって、前記の電荷ポンプは前
    記のＰ型ウェルに印加すべきバックゲートバイアス電圧
    の関数としてこのバックゲートバイアス電圧よりも小さ
    いバイアス電圧を連続的に発生するバイアス回路を具え
    ており、このバイアス回路は、前記の出力端子に接続さ
    れこの出力端子から連続的に取出された入力信号が供給
    される入力端と、前記のＰ型ウェルに接続されこのＰ型
    ウェルに連続的に出力信号を与える出力端とを有してい
    ることを特徴とする集積回路。
  2. 【請求項２】　　請求項１に記載の集積回路において、
    前記のＮＭＯＳトランジスタは低しきい値トランジスタ
    であることを特徴とする集積回路。
  3. 【請求項３】　　請求項２に記載の集積回路において、
    ＮＭＯＳトランジスタのしきい値電圧はバックゲートバ
    イアス電圧が零の際に約１ボルトよりも低いことを特徴
    とする集積回路。
  4. 【請求項４】　　請求項１〜３のいずれか一項に記載の
    集積回路において、前記のバイアス回路がソースホスワ
    として接続した他のＮＭＯＳトランジスタを具え、この
    ソースホロワの入力端が前記の出力端子に接続され、こ
    のソースホロワの出力端が前記のＰ型ウェルに結合され
    ていることを特徴とする集積回路。
  5. 【請求項５】　　請求項４に記載の集積回路において、
    この集積回路が抵抗と電流源との直列接続回路を具え、
    この抵抗の第１端子が前記の他のＮＭＯＳトランジスタ
    のソースに接続され、この抵抗の第２端子が前記の電流
    源の第１端子に接続され且つ前記のソースホロワの出力
    端を構成しており、前記の電流源の第２端子が接続され
    、前記の他のＮＭＯＳトランジスタのドレインが動作中
    電圧源に接地されるようになっていることを特徴とする
    集積回路。
JP29134191A 1990-11-07 1991-11-07 集積回路 Expired - Fee Related JP3159749B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/610191 1990-11-07
US07/610,191 US5081371A (en) 1990-11-07 1990-11-07 Integrated charge pump circuit with back bias voltage reduction

Publications (2)

Publication Number Publication Date
JPH04364776A true JPH04364776A (ja) 1992-12-17
JP3159749B2 JP3159749B2 (ja) 2001-04-23

Family

ID=24444055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29134191A Expired - Fee Related JP3159749B2 (ja) 1990-11-07 1991-11-07 集積回路

Country Status (4)

Country Link
US (1) US5081371A (ja)
EP (1) EP0485016B1 (ja)
JP (1) JP3159749B2 (ja)
DE (1) DE69113399T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008125265A (ja) * 2006-11-14 2008-05-29 Nec Electronics Corp チャージポンプ回路
KR20170003420A (ko) * 2015-06-30 2017-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 로직 회로, 반도체 장치, 전자 부품, 및 전자 기기

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9100398A (nl) * 1991-03-06 1992-10-01 Philips Nv Regelbare spanning-stroomomzetter met derde graads vervormingsreductie.
JPH07501679A (ja) * 1991-10-30 1995-02-16 ザイリンクス，インコーポレイテッド ポンプ電圧発生器用レギュレータ
US5381051A (en) * 1993-03-08 1995-01-10 Motorola Inc. High voltage charge pump
JP3307453B2 (ja) * 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路
JP2570591B2 (ja) * 1993-09-16 1997-01-08 日本電気株式会社 トランジスタ回路
US5394027A (en) * 1993-11-01 1995-02-28 Motorola, Inc. High voltage charge pump and related circuitry
JP3238826B2 (ja) * 1994-04-13 2001-12-17 富士通株式会社 出力回路
JP2679617B2 (ja) * 1994-04-18 1997-11-19 日本電気株式会社 チャージポンプ回路
TW271011B (ja) 1994-04-20 1996-02-21 Nippon Steel Corp
JPH07322606A (ja) * 1994-05-27 1995-12-08 Sony Corp 昇圧回路及びこれを用いた固体撮像装置
JP3184065B2 (ja) * 1994-07-25 2001-07-09 セイコーインスツルメンツ株式会社 半導体集積回路装置及び電子機器
KR0145758B1 (ko) * 1994-08-24 1998-08-01 김주용 반도체 소자의 전압 조정 회로
JP3638641B2 (ja) * 1994-10-05 2005-04-13 株式会社ルネサステクノロジ 昇圧電位発生回路
US5604693A (en) * 1995-08-16 1997-02-18 Micron Technology, Inc. On-chip program voltage generator for antifuse repair
US5841165A (en) * 1995-11-21 1998-11-24 Programmable Microelectronics Corporation PMOS flash EEPROM cell with single poly
ATE185645T1 (de) * 1996-02-15 1999-10-15 Advanced Micro Devices Inc Negative ladungspumpe für niedrige versorgungsspannung
JPH09293789A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp 半導体集積回路
JP3394133B2 (ja) * 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
KR100203136B1 (ko) * 1996-06-27 1999-06-15 김영환 래치-업을 방지하는 상승전압발생기
EP0836268B1 (en) * 1996-10-11 2002-02-06 STMicroelectronics S.r.l. Improved positive charge pump
KR100251987B1 (ko) * 1996-12-27 2000-05-01 김영환 하나의 회로로 형성된 포지티브 및 네거티브 차지펌프로 사용이 가능한 차지펌핑회로
EP0887932A1 (en) * 1997-06-24 1998-12-30 STMicroelectronics S.r.l. Control of the body voltage of a high voltage LDMOS
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6232826B1 (en) * 1998-01-12 2001-05-15 Intel Corporation Charge pump avoiding gain degradation due to the body effect
KR100290282B1 (ko) * 1998-11-23 2001-05-15 윤종용 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치
US6037622A (en) * 1999-03-29 2000-03-14 Winbond Electronics Corporation Charge pump circuits for low supply voltages
IT1320718B1 (it) * 2000-10-20 2003-12-10 St Microelectronics Srl Generatore di alta tensione di tipo capacitivo.
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6466489B1 (en) 2001-05-18 2002-10-15 International Business Machines Corporation Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits
US6784744B2 (en) * 2001-09-27 2004-08-31 Powerq Technologies, Inc. Amplifier circuits and methods
FR2830137B1 (fr) 2001-09-27 2003-12-26 Suisse Electronique Microtech Generateur de haute tension incorpore dans un circuit integre
US6859102B2 (en) * 2001-09-27 2005-02-22 Powerq Technologies, Inc. Amplifier circuit and method
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
DE10157865A1 (de) * 2001-11-26 2003-06-26 Infineon Technologies Ag Programmierbare Spannungspumpe mit Masse-Option
EP1320168A1 (en) 2001-12-12 2003-06-18 Dialog Semiconductor GmbH Power switch for battery protection
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6781897B2 (en) * 2002-08-01 2004-08-24 Infineon Technologies Flash Ltd. Defects detection
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7148739B2 (en) * 2002-12-19 2006-12-12 Saifun Semiconductors Ltd. Charge pump element with body effect cancellation for early charge pump stages
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US20040130387A1 (en) * 2003-01-06 2004-07-08 Andrew Marshall Logic circuitry with reduced standby leakage using charge pumped switches
US6842383B2 (en) 2003-01-30 2005-01-11 Saifun Semiconductors Ltd. Method and circuit for operating a memory cell using a single charge pump
US20040151032A1 (en) * 2003-01-30 2004-08-05 Yan Polansky High speed and low noise output buffer
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6885244B2 (en) 2003-03-24 2005-04-26 Saifun Semiconductors Ltd. Operational amplifier with fast rise time
US7034601B2 (en) * 2003-04-04 2006-04-25 Stmicroelectronics, S.R.L. Hybrid inductive-capacitive charge pump with high diode driving capability
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7088171B2 (en) * 2003-06-13 2006-08-08 Texas Instruments Incorporated Charge pump with constant output current
US6906966B2 (en) 2003-06-16 2005-06-14 Saifun Semiconductors Ltd. Fast discharge for program and verification
US6861895B1 (en) * 2003-06-17 2005-03-01 Xilinx Inc High voltage regulation circuit to minimize voltage overshoot
US7719343B2 (en) * 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US8339102B2 (en) * 2004-02-10 2012-12-25 Spansion Israel Ltd System and method for regulating loading on an integrated circuit power supply
US7176728B2 (en) * 2004-02-10 2007-02-13 Saifun Semiconductors Ltd High voltage low power driver
US7652930B2 (en) * 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7190212B2 (en) * 2004-06-08 2007-03-13 Saifun Semiconductors Ltd Power-up and BGREF circuitry
US7256438B2 (en) * 2004-06-08 2007-08-14 Saifun Semiconductors Ltd MOS capacitor with reduced parasitic capacitance
US7187595B2 (en) * 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
CN1838328A (zh) * 2005-01-19 2006-09-27 赛芬半导体有限公司 擦除存储器阵列上存储单元的方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
EP1724784B1 (en) * 2005-05-20 2008-07-23 STMicroelectronics S.r.l. High-voltage switch with low output ripple for non-volatile floating-gate memories
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
JP2007027760A (ja) * 2005-07-18 2007-02-01 Saifun Semiconductors Ltd 高密度不揮発性メモリアレイ及び製造方法
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) * 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
JP4944571B2 (ja) * 2006-10-31 2012-06-06 オンセミコンダクター・トレーディング・リミテッド チャージポンプ回路
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
JP2009183111A (ja) * 2008-01-31 2009-08-13 Panasonic Corp チャージポンプ回路およびそれを備える電子機器
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
EP2311184A4 (en) * 2008-07-18 2014-02-26 Peregrine Semiconductor Corp SOFTENER HIGH PERFORMANCE VOLTAGE GENERATION CIRCUITS AND METHOD
JP5087670B2 (ja) 2010-11-01 2012-12-05 株式会社東芝 電圧発生回路
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
US9413362B2 (en) 2011-01-18 2016-08-09 Peregrine Semiconductor Corporation Differential charge pump
JP6048026B2 (ja) * 2012-09-20 2016-12-21 富士通株式会社 電源回路及び電源装置
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9634559B2 (en) 2014-02-07 2017-04-25 The Hong Kong University Of Science And Technology Charge pumping apparatus for low voltage and high efficiency operation
US10109620B1 (en) 2017-07-26 2018-10-23 Globalfoundries Inc. Method for reducing switch on state resistance of switched-capacitor charge pump using self-generated switching back-gate bias voltage

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7103303A (ja) * 1970-03-13 1971-09-15
US4559548A (en) * 1981-04-07 1985-12-17 Tokyo Shibaura Denki Kabushiki Kaisha CMOS Charge pump free of parasitic injection
US4439692A (en) * 1981-12-07 1984-03-27 Signetics Corporation Feedback-controlled substrate bias generator
US4513212A (en) * 1982-07-22 1985-04-23 Electronics Pty. Ltd. Automatic P-well clamping for CMOS integrated circuit
US4647956A (en) * 1985-02-12 1987-03-03 Cypress Semiconductor Corp. Back biased CMOS device with means for eliminating latchup
US4675557A (en) * 1986-03-20 1987-06-23 Motorola Inc. CMOS voltage translator
JPS63290159A (ja) * 1987-05-20 1988-11-28 Matsushita Electric Ind Co Ltd 昇圧回路
NL8701278A (nl) * 1987-05-29 1988-12-16 Philips Nv Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator.
US4825142A (en) * 1987-06-01 1989-04-25 Texas Instruments Incorporated CMOS substrate charge pump voltage regulator
IT1221261B (it) * 1988-06-28 1990-06-27 Sgs Thomson Microelectronics Moltiplicatore di tensione omos

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008125265A (ja) * 2006-11-14 2008-05-29 Nec Electronics Corp チャージポンプ回路
KR20170003420A (ko) * 2015-06-30 2017-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 로직 회로, 반도체 장치, 전자 부품, 및 전자 기기

Also Published As

Publication number Publication date
EP0485016A2 (en) 1992-05-13
EP0485016B1 (en) 1995-09-27
DE69113399T2 (de) 1996-05-15
EP0485016A3 (en) 1993-02-10
US5081371A (en) 1992-01-14
JP3159749B2 (ja) 2001-04-23
DE69113399D1 (de) 1995-11-02

Similar Documents

Publication Publication Date Title
JP3159749B2 (ja) 集積回路
KR100214407B1 (ko) 고측부 스위치용 전하 펌프 회로
US6603346B2 (en) Semiconductor booster circuit having cascaded MOS transistors
US4321661A (en) Apparatus for charging a capacitor
EP0024903B1 (en) A mis device including a substrate bias generating circuit
US6130572A (en) NMOS negative charge pump
EP0836268B1 (en) Improved positive charge pump
US4229667A (en) Voltage boosting substrate bias generator
KR930000968B1 (ko) 반도체 집적회로
US4920280A (en) Back bias generator
EP0463545B1 (en) Substrate bias generator for semiconductor devices
US6016073A (en) BiCMOS negative charge pump
US4259600A (en) Integrated insulated-gate field-effect transistor control device
US5412257A (en) High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump
JPH07154964A (ja) 低電圧チャージポンプ
GB1595143A (en) Fet inverter circuits
JPH1168534A (ja) 高電圧駆動回路
JPH0691457B2 (ja) 基板バイアス発生回路
WO1997018588A1 (en) Improved charge pumps using accumulation capacitors
US6424202B1 (en) Negative voltage generator for use with N-well CMOS processes
US4321561A (en) Switch operated capacitive oscillator apparatus
JPH0582145B2 (ja)
JP2888513B2 (ja) 論理回路
US4888505A (en) Voltage multiplier compatible with a self-isolated C/DMOS process
EP0109004B1 (en) Low power clock generator

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees