JPH02279006A - Rectifier circuit - Google Patents
Rectifier circuitInfo
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- JPH02279006A JPH02279006A JP10085389A JP10085389A JPH02279006A JP H02279006 A JPH02279006 A JP H02279006A JP 10085389 A JP10085389 A JP 10085389A JP 10085389 A JP10085389 A JP 10085389A JP H02279006 A JPH02279006 A JP H02279006A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は整流回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a rectifier circuit.
[従来の技術]
従来の整流回路は入力波形を正確にll流するために種
々の工夫がなされ、通常かなり多くの素子を必要として
いる。また、従来の整流回路は、アンプ構成を基本とし
ているためどうしても素子数が多くなりがちである。こ
のため、従来の!1電流路を集積回路化しようとすると
広い領域を必要としていた。[Prior Art] Conventional rectifier circuits have been devised in various ways to accurately flow input waveforms, and usually require a considerable number of elements. Furthermore, since conventional rectifier circuits are based on an amplifier configuration, they tend to have a large number of elements. For this reason, conventional! When one current path is integrated into an integrated circuit, a large area is required.
一方、整流回路の用途として、交流波形の振幅を検出す
る場合のように必ずしも入力波形を正確に整流する必要
がない場合がある。On the other hand, in some applications of the rectifier circuit, it is not always necessary to accurately rectify the input waveform, such as when detecting the amplitude of an AC waveform.
[発明が解決しようとする課題]
しかしながら、このような場合でも従来の整流回路では
集積回路化に広い面積を必要とするという問題があった
。このため、ラフであっても少ない素子数で構成できる
整流回路が求められていた。[Problems to be Solved by the Invention] However, even in such cases, conventional rectifier circuits have the problem of requiring a large area for integration. For this reason, there has been a demand for a rectifier circuit that can be constructed with a small number of elements even if it is rough.
本発明は上記事情を考慮してなされたもので、少ない素
子で構成可能な整流回路を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a rectifier circuit that can be configured with a small number of elements.
[課題を解決するための手段]
上記目的は、エミッタが基準電源に接続され、コレクタ
とベースとが接続された第1のトランジスタと、ベース
が前記第1のトランジスタのベースに接続され、エミッ
タが前記基準電源に接続された第2のトランジスタと、
エミッタが前記第1のトランジスタのコレクタに接続さ
れ、コレクタが前記第2のトランジスタのコレクタに接
続され、ベースが前記基準電源に接続された第3のトラ
ンジスタとを有し、前記基準電源を中心とする交流信号
を、前記第1のトランジスタのコレクタと前記第3のト
ランジスタのエミッタとの接続点に入力し、入力された
交流信号を整流して、前記第2のトランジスタのコレク
タと第3のトランジスタのコネクタが接続された点から
出力を取り出すことを特徴とする整流回路によって達成
される。[Means for Solving the Problems] The above object includes a first transistor whose emitter is connected to a reference power source, whose collector and base are connected, and whose base is connected to the base of the first transistor and whose emitter is a second transistor connected to the reference power supply;
a third transistor having an emitter connected to the collector of the first transistor, a collector connected to the collector of the second transistor, and a base connected to the reference power source; An AC signal is input to a connection point between the collector of the first transistor and the emitter of the third transistor, the input AC signal is rectified, and the AC signal is connected to the collector of the second transistor and the emitter of the third transistor. This is achieved by a rectifier circuit characterized in that it takes out its output from the point where the connector is connected.
[作用]
本発明によれば、入力交流信号の電位が基準電位より高
くなると第1のトランジスタがオンして電流が流れ、逆
に入力交流信号の電位が基準電位より低くなると第3の
トランジスタがオンして電流が流れる。どちらの場合も
、第2及び第3のトランジスタの共通接続されなコレク
タから同じ方向に流れる電流に基づく出力が得られる。[Function] According to the present invention, when the potential of the input AC signal becomes higher than the reference potential, the first transistor turns on and current flows, and conversely, when the potential of the input AC signal becomes lower than the reference potential, the third transistor turns on. It turns on and current flows. In either case, an output is obtained based on currents flowing in the same direction from the commonly connected collectors of the second and third transistors.
[実施例] 第1図に本発明の第1の実施例による整流回路を示す。[Example] FIG. 1 shows a rectifier circuit according to a first embodiment of the present invention.
本実施例の整流回路は3つのnpn)ランジスタQl、
Q2、Q3と2つの抵抗R1、R2という5つの素子か
ら構成されている。The rectifier circuit of this embodiment includes three npn) transistors Ql,
It is composed of five elements: Q2, Q3, and two resistors R1 and R2.
トランジスタQ1のエミッタは基準電源VRIIPに接
続され、コレクタとベースが接続されている。The emitter of the transistor Q1 is connected to the reference power supply VRIIP, and the collector and base are connected.
トランジスタQ2は、エミッタとベースがトランジスタ
Q1のエミッタとベースと接続されている。The emitter and base of transistor Q2 are connected to the emitter and base of transistor Q1.
トランジスタQ1とQ2は、一方のトランジスタに流れ
た電流と同じ値の電流が他方のトランジスタに流れる、
いわゆるカレントミラーの関f系になっている。Transistors Q1 and Q2 have the same current flowing through the other transistor as the current flowing through one transistor.
This is a so-called current mirror function f system.
トランジスタQ3のエミッタは1〜ランジスタQ1のコ
レクタに接続され、コレクタはトランジスタQ2のコレ
クタに接続され、ベースは基準電源V REPに接続さ
れている。The emitter of transistor Q3 is connected to the collector of transistor Q1, the collector is connected to the collector of transistor Q2, and the base is connected to reference power supply V REP.
入力交流信号VINは、抵抗R1を介してトランジスタ
QlのコレクタとトランジスタQ3のエミッタとの接続
点Aに入力されている。The input AC signal VIN is input to a connection point A between the collector of the transistor Ql and the emitter of the transistor Q3 via a resistor R1.
トランジスタQ2のコレクタとトランジスタQ3のコレ
クタとの接続点Bと電源VCCとの間には抵抗R2が挿
入され、上記接続点Bがら整流された信号VOUTが出
力される。A resistor R2 is inserted between a connection point B between the collector of the transistor Q2 and the collector of the transistor Q3 and the power supply VCC, and a rectified signal VOUT is output from the connection point B.
次に本実施例の整流動作を第2図の信号波形を用いて説
明する。Next, the rectifying operation of this embodiment will be explained using the signal waveforms shown in FIG.
本実施例の入力交流信号VINは、第2図(a)に示す
ように、基準電位VRI?を中心とした交流信号である
。As shown in FIG. 2(a), the input AC signal VIN of this embodiment has a reference potential VRI? It is an AC signal centered on .
入力信号VINの電位が基準電位V*tpよりも高いと
トランジスタQ3はオフしたままであるが、入力信号V
INの電位がトランジスタQ1の閾値電圧Vl1gQ1
以上高くなると、トランジスタQ1がオンする。すると
、入力端からトランジスタQ1に電流が流れ込む。トラ
ンジスタQ1とトランジスタQ2はカレントミラー回路
を構成しているから、トランジスタQ2により、トラン
ジスタQ1に流れる電流と同じ値の電流が抵抗R2を流
れる。When the potential of the input signal VIN is higher than the reference potential V*tp, the transistor Q3 remains off;
The potential of IN is the threshold voltage of transistor Q1 Vl1gQ1
When the voltage becomes higher than that, the transistor Q1 turns on. Then, current flows into the transistor Q1 from the input terminal. Since the transistor Q1 and the transistor Q2 form a current mirror circuit, the transistor Q2 causes a current having the same value as the current flowing through the transistor Q1 to flow through the resistor R2.
したがって、出力信号Voυ↑は次式のようになる。Therefore, the output signal Voυ↑ is expressed by the following equation.
VOLI丁 =vcc−[((I V@ip −
VINI −VIIKO+)/R1+Ieo+
1oot ] xR2> Vcc ((l
Vmip VINI Vsgo+)/R1)
xRま
ただし、I IIQ+はトランジスタQ1のベース電流
、I8.2はトランジスタQ2のベース電流である。VOLI ding =vcc-[((IV@ip-
VINI-VIIKO+)/R1+Ieo+
1oot ] xR2> Vcc ((l
Vmip VINI Vsgo+)/R1)
xR, where IIIQ+ is the base current of transistor Q1, and I8.2 is the base current of transistor Q2.
入力信号■、Nの電位が基準電位V RIPよりも低い
とトランジスタQ1はオフするが、入力信号■Iの電位
がトランジスタQ3の閾値電圧V@tos以上低くなる
と、トランジスタQ3がオンする。すると、トランジス
タQ3により基準電源V ccから電流が流れ込み、抵
抗R2に電流が流れる。When the potentials of the input signals ■ and N are lower than the reference potential VRIP, the transistor Q1 is turned off, but when the potential of the input signal I becomes lower than the threshold voltage V@tos of the transistor Q3, the transistor Q3 is turned on. Then, current flows from the reference power supply Vcc through the transistor Q3, and current flows through the resistor R2.
したがって、出力信号■。す〒は次式のようになる。Therefore, the output signal ■. 〒 becomes as follows.
VouT = Vcc−[((l Vamp
VINI −V−to3)/R111sos ]
xR2
= Vcc ((l Vamp VINI
Vstoi)/R11XRま
ただし、I IQiはトランジスタQ3のベース電流で
ある。VouT = Vcc-[((l Vamp
VINI-V-to3)/R111sos]
xR2 = Vcc ((l Vamp VINI
Vstoi)/R11XRwhere IIQi is the base current of transistor Q3.
このように、入力信号VINが基準電位■RtFよりも
高くなっても低くなっても、出力信号■。LITは第2
図(b)に示すように電位Vccを基準にして常に電位
V ccよりも低くなり、整流された直流信号が得られ
る。In this way, regardless of whether the input signal VIN becomes higher or lower than the reference potential ■RtF, the output signal ■. LIT is the second
As shown in Figure (b), the potential is always lower than the potential Vcc based on the potential Vcc, and a rectified DC signal is obtained.
なお、上記式から明らかなように抵抗R1と抵抗R2の
比率を変えることにより、整流回路のゲインを変えるこ
とができる。Note that, as is clear from the above equation, the gain of the rectifier circuit can be changed by changing the ratio between the resistor R1 and the resistor R2.
第3図に本発明の第2の実施例による整流回路を示す。FIG. 3 shows a rectifier circuit according to a second embodiment of the invention.
第1の実施例では接続点Bと基準電源■cCの間に抵抗
R2を挿入して電圧として出力を取出したが、本実施例
では、接続点Bと基準電源Vccの間から電流として出
力を取り出すようにしている。In the first embodiment, the resistor R2 was inserted between the connection point B and the reference power supply ■cC, and the output was obtained as a voltage, but in this embodiment, the output was obtained as a current between the connection point B and the reference power supply Vcc. I'm trying to take it out.
接続点Bと基準電源Vccの間にpnpトランジスタQ
4を挿入し、このトランジスタQ4のエミッタを基準電
源Vccに接続し、コレクタ及びベースを接続点Bに接
続している。pnpトランジスタQ5は、エミッタ及び
ベースが、トランジスタQ4のエミッタとベースとそれ
ぞれ接続され、カレントミラー回路を構成している。ト
ランジスタQ5と基準電源■■rとの間に抵抗R3が挿
入され、抵抗R3の一端から整流された直流信号V。U
〒が出力される。A pnp transistor Q is connected between the connection point B and the reference power supply Vcc.
The emitter of this transistor Q4 is connected to the reference power supply Vcc, and the collector and base are connected to the connection point B. The emitter and base of the pnp transistor Q5 are connected to the emitter and base of the transistor Q4, respectively, forming a current mirror circuit. A resistor R3 is inserted between the transistor Q5 and the reference power supply ■■r, and a DC signal V is rectified from one end of the resistor R3. U
〒 is output.
入力信号VINの電位が基準電位Vat−よりもトラン
ジスタQ1の閾値電圧VaIQ+以上高くなると、トラ
ンジスタQ1がオンする。すると、入力端からトランジ
スタQ1に流れ込んだ電流がトランジスタQ4に流れる
。When the potential of the input signal VIN becomes higher than the reference potential Vat- by the threshold voltage VaIQ+ of the transistor Q1, the transistor Q1 is turned on. Then, the current flowing into the transistor Q1 from the input terminal flows into the transistor Q4.
入力信号■、の電位が基準電位V□2よりもトランジス
タQ3の閾値電圧Vstos以上低くなると、トランジ
スタQ3がオンする。すると、トランジスタQ3により
基準電源Vacから流れ込んだ電流がトランジスタQ4
に流れる。When the potential of the input signal ■ becomes lower than the reference potential V□2 by more than the threshold voltage Vstos of the transistor Q3, the transistor Q3 is turned on. Then, the current flowing from the reference power supply Vac through the transistor Q3 flows into the transistor Q4.
flows to
このように入力信号■、の基準電位vRoよりも高くて
も低くても、トランジスタQ4には同じ方向の電流が流
れる。すなわち、整流された電流が得られる。In this way, a current flows in the same direction through the transistor Q4 regardless of whether it is higher or lower than the reference potential vRo of the input signal (2). That is, a rectified current is obtained.
カレントミラー回路を構成しているので、トランジスタ
Q5及び抵抗R3にもトランジスタQ4と同じ電流が流
れる。このため、第4図(b)に示すように基準電圧V
RIFよりも常に高い出力■。07が得られる。Since a current mirror circuit is configured, the same current as that of transistor Q4 flows through transistor Q5 and resistor R3. Therefore, as shown in FIG. 4(b), the reference voltage V
■Always higher output than RIF. 07 is obtained.
第5図に本発明の第3の実施例による整流回路を示す。FIG. 5 shows a rectifier circuit according to a third embodiment of the present invention.
第1の実施例では電位■ccに対して低い電圧を基準に
していたが、本実施例は電位Vatより高い電位を基準
にした場合の整流回路である。In the first embodiment, a voltage lower than the potential ■cc was used as a reference, but in this embodiment, a voltage higher than the potential Vat is used as a reference.
本実施例の整流回路も3つのpnpトランジスタQ6、
Ql、Q8と2つの抵抗R4、R5という5つの素子か
ら構成されている。トランジスタQ6のエミッタは基準
電源v■2に接続され、コレクタとベースが接続されて
いる。トランジスタQ7は、エミッタとベースがトラン
ジスタQ6のエミッタとベースとそれぞれ接続され、ト
ランジスタQ6とQlはカレントミラー回路を構成して
いる。トランジスタQ8のエミッタはトランジスタQ6
のコレクタに接続され、コレクタはトランジスタQ7の
コレクタに接続され、ベースは基準電源■FIEFに接
続されている。The rectifier circuit of this embodiment also includes three pnp transistors Q6,
It is composed of five elements: Ql, Q8, and two resistors R4 and R5. The emitter of the transistor Q6 is connected to the reference power supply v2, and the collector and base thereof are connected. The emitter and base of the transistor Q7 are connected to the emitter and base of the transistor Q6, respectively, and the transistors Q6 and Ql form a current mirror circuit. The emitter of transistor Q8 is transistor Q6
The collector is connected to the collector of the transistor Q7, and the base is connected to the reference power source ■FIEF.
入力交流信号VINは、抵抗R4を介してトランジスタ
Q6のコレクタとトランジスタQ7のエミッタとの接続
点Cに入力されている。トランジスタQ7とコレクタと
トランジスタQ8のコレクタとの接続点りと電源VtW
との間には抵抗R5が挿入され、上記接続点りから整流
された信号700丁が出力される。The input AC signal VIN is input to a connection point C between the collector of the transistor Q6 and the emitter of the transistor Q7 via a resistor R4. The connection point between the collector of transistor Q7 and the collector of transistor Q8 and the power supply VtW
A resistor R5 is inserted between the two, and 700 rectified signals are output from the connection point.
第6図(a)に示すように基準電位VRtFを基準とし
て交流出力VINが入力すると、同図(b)に示すよう
な直流出力V。LITが得られる。なお、本実施例の動
作も第1の実施例の場合と同様であるので詳細な説明を
省略する。When an AC output VIN is input with reference to the reference potential VRtF as shown in FIG. 6(a), a DC output V as shown in FIG. 6(b) is generated. LIT is obtained. Note that the operation of this embodiment is also similar to that of the first embodiment, so detailed explanation will be omitted.
本発明は上記実施例に限らず種々の変形が可能である。The present invention is not limited to the above-mentioned embodiments, and various modifications are possible.
例えば、第3の実施例では電圧として出力を取出したが
、第2の実施例と同様に電流として出力を取り出すよう
にしてもよい。For example, in the third embodiment, the output is taken out as a voltage, but the output may be taken out as a current as in the second example.
[発明の効果]
以上の通り、本発明によれば、極めて少ない素子で整流
回路を構成することができるので、少ない面積で集積回
路化が可能である6本発明の整流回路は、従来の整流回
路を集積化した場合に比べて半分から1/3の面積で集
積回路化することができた。[Effects of the Invention] As described above, according to the present invention, a rectifier circuit can be configured with an extremely small number of elements, so it can be integrated into a circuit with a small area. It was possible to create an integrated circuit with one-half to one-third the area compared to the case where the circuit was integrated.
第1図は本発明の第1の実施例による整流回路の回路図
、
第2図は同整流回路の信号波形図、
第3図は本発明の第2の実施例による整流回路の回路図
、
第4図は同整流回路の信号波形図、
第5図は本発明の第3の実施例による整流回路の回路図
、
第6図は同整流回路の信号波形図、
である。
図において、
Ql、Q2、Q 3−・−n p n トランジスタR
1、R2・・・抵抗
Q4、Q5・・・pnpトランジスタ
R3・・・抵抗
Q6、Ql、Q8・−pnpトランジスタR4、R5・
・・抵抗
(b)FIG. 1 is a circuit diagram of a rectifier circuit according to a first embodiment of the present invention, FIG. 2 is a signal waveform diagram of the rectifier circuit, and FIG. 3 is a circuit diagram of a rectifier circuit according to a second embodiment of the present invention. FIG. 4 is a signal waveform diagram of the rectifier circuit, FIG. 5 is a circuit diagram of a rectifier circuit according to a third embodiment of the present invention, and FIG. 6 is a signal waveform diagram of the rectifier circuit. In the figure, Ql, Q2, Q3--n p n transistor R
1, R2...Resistor Q4, Q5...PNP transistor R3...Resistor Q6, Ql, Q8...-PNP transistor R4, R5...
...Resistance (b)
Claims (1)
接続された第1のトランジスタと、ベースが前記第1の
トランジスタのベースに接続され、エミッタが前記基準
電源に接続された第2のトランジスタと、 エミッタが前記第1のトランジスタのコレクタに接続さ
れ、コレクタが前記第2のトランジスタのコレクタに接
続され、ベースが前記基準電源に接続された第3のトラ
ンジスタとを有し、 前記基準電源を中心とする交流信号を、前記第1のトラ
ンジスタのコレクタと前記第3のトランジスタのエミッ
タとの接続点に入力し、入力された交流信号を整流して
、前記第2のトランジスタのコレクタと第3のトランジ
スタのコネクタが接続された点から出力を取り出すこと
を特徴とする整流回路。[Claims] A first transistor whose emitter is connected to a reference power source, and whose collector and base are connected; the base is connected to the base of the first transistor, and the emitter is connected to the reference power source. a second transistor; and a third transistor, the emitter of which is connected to the collector of the first transistor, the collector of which is connected to the collector of the second transistor, and the base of which is connected to the reference power supply; An AC signal centered on the reference power source is input to a connection point between the collector of the first transistor and the emitter of the third transistor, the input AC signal is rectified, and the input AC signal is input to the second transistor. A rectifier circuit characterized in that an output is taken out from a point where a collector and a connector of a third transistor are connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100853A JP2517667B2 (en) | 1989-04-20 | 1989-04-20 | Rectifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100853A JP2517667B2 (en) | 1989-04-20 | 1989-04-20 | Rectifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02279006A true JPH02279006A (en) | 1990-11-15 |
| JP2517667B2 JP2517667B2 (en) | 1996-07-24 |
Family
ID=14284872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100853A Expired - Fee Related JP2517667B2 (en) | 1989-04-20 | 1989-04-20 | Rectifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517667B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269076A (en) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | Rectifying circuit |
-
1989
- 1989-04-20 JP JP1100853A patent/JP2517667B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269076A (en) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | Rectifying circuit |
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| Publication number | Publication date |
|---|---|
| JP2517667B2 (en) | 1996-07-24 |
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