JPH02279006A - 整流回路 - Google Patents
整流回路Info
- Publication number
- JPH02279006A JPH02279006A JP10085389A JP10085389A JPH02279006A JP H02279006 A JPH02279006 A JP H02279006A JP 10085389 A JP10085389 A JP 10085389A JP 10085389 A JP10085389 A JP 10085389A JP H02279006 A JPH02279006 A JP H02279006A
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- Japan
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- transistor
- collector
- emitter
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は整流回路に関する。
［従来の技術］
従来の整流回路は入力波形を正確にｌｌ流するために種
々の工夫がなされ、通常かなり多くの素子を必要として
いる。また、従来の整流回路は、アンプ構成を基本とし
ているためどうしても素子数が多くなりがちである。こ
のため、従来の！１電流路を集積回路化しようとすると
広い領域を必要としていた。
々の工夫がなされ、通常かなり多くの素子を必要として
いる。また、従来の整流回路は、アンプ構成を基本とし
ているためどうしても素子数が多くなりがちである。こ
のため、従来の！１電流路を集積回路化しようとすると
広い領域を必要としていた。
一方、整流回路の用途として、交流波形の振幅を検出す
る場合のように必ずしも入力波形を正確に整流する必要
がない場合がある。
る場合のように必ずしも入力波形を正確に整流する必要
がない場合がある。
［発明が解決しようとする課題］
しかしながら、このような場合でも従来の整流回路では
集積回路化に広い面積を必要とするという問題があった
。このため、ラフであっても少ない素子数で構成できる
整流回路が求められていた。
集積回路化に広い面積を必要とするという問題があった
。このため、ラフであっても少ない素子数で構成できる
整流回路が求められていた。
本発明は上記事情を考慮してなされたもので、少ない素
子で構成可能な整流回路を提供することを目的とする。
子で構成可能な整流回路を提供することを目的とする。
［課題を解決するための手段］
上記目的は、エミッタが基準電源に接続され、コレクタ
とベースとが接続された第１のトランジスタと、ベース
が前記第１のトランジスタのベースに接続され、エミッ
タが前記基準電源に接続された第２のトランジスタと、
エミッタが前記第１のトランジスタのコレクタに接続さ
れ、コレクタが前記第２のトランジスタのコレクタに接
続され、ベースが前記基準電源に接続された第３のトラ
ンジスタとを有し、前記基準電源を中心とする交流信号
を、前記第１のトランジスタのコレクタと前記第３のト
ランジスタのエミッタとの接続点に入力し、入力された
交流信号を整流して、前記第２のトランジスタのコレク
タと第３のトランジスタのコネクタが接続された点から
出力を取り出すことを特徴とする整流回路によって達成
される。
とベースとが接続された第１のトランジスタと、ベース
が前記第１のトランジスタのベースに接続され、エミッ
タが前記基準電源に接続された第２のトランジスタと、
エミッタが前記第１のトランジスタのコレクタに接続さ
れ、コレクタが前記第２のトランジスタのコレクタに接
続され、ベースが前記基準電源に接続された第３のトラ
ンジスタとを有し、前記基準電源を中心とする交流信号
を、前記第１のトランジスタのコレクタと前記第３のト
ランジスタのエミッタとの接続点に入力し、入力された
交流信号を整流して、前記第２のトランジスタのコレク
タと第３のトランジスタのコネクタが接続された点から
出力を取り出すことを特徴とする整流回路によって達成
される。
［作用］
本発明によれば、入力交流信号の電位が基準電位より高
くなると第１のトランジスタがオンして電流が流れ、逆
に入力交流信号の電位が基準電位より低くなると第３の
トランジスタがオンして電流が流れる。どちらの場合も
、第２及び第３のトランジスタの共通接続されなコレク
タから同じ方向に流れる電流に基づく出力が得られる。
くなると第１のトランジスタがオンして電流が流れ、逆
に入力交流信号の電位が基準電位より低くなると第３の
トランジスタがオンして電流が流れる。どちらの場合も
、第２及び第３のトランジスタの共通接続されなコレク
タから同じ方向に流れる電流に基づく出力が得られる。
［実施例］
第１図に本発明の第１の実施例による整流回路を示す。
本実施例の整流回路は３つのｎｐｎ）ランジスタＱｌ、
Ｑ２、Ｑ３と２つの抵抗Ｒ１、Ｒ２という５つの素子か
ら構成されている。
Ｑ２、Ｑ３と２つの抵抗Ｒ１、Ｒ２という５つの素子か
ら構成されている。
トランジスタＱ１のエミッタは基準電源ＶＲＩＩＰに接
続され、コレクタとベースが接続されている。
続され、コレクタとベースが接続されている。
トランジスタＱ２は、エミッタとベースがトランジスタ
Ｑ１のエミッタとベースと接続されている。
Ｑ１のエミッタとベースと接続されている。
トランジスタＱ１とＱ２は、一方のトランジスタに流れ
た電流と同じ値の電流が他方のトランジスタに流れる、
いわゆるカレントミラーの関ｆ系になっている。
た電流と同じ値の電流が他方のトランジスタに流れる、
いわゆるカレントミラーの関ｆ系になっている。
トランジスタＱ３のエミッタは１〜ランジスタＱ１のコ
レクタに接続され、コレクタはトランジスタＱ２のコレ
クタに接続され、ベースは基準電源Ｖ ＲＥＰに接続さ
れている。
レクタに接続され、コレクタはトランジスタＱ２のコレ
クタに接続され、ベースは基準電源Ｖ ＲＥＰに接続さ
れている。
入力交流信号ＶＩＮは、抵抗Ｒ１を介してトランジスタ
ＱｌのコレクタとトランジスタＱ３のエミッタとの接続
点Ａに入力されている。
ＱｌのコレクタとトランジスタＱ３のエミッタとの接続
点Ａに入力されている。
トランジスタＱ２のコレクタとトランジスタＱ３のコレ
クタとの接続点Ｂと電源ＶＣＣとの間には抵抗Ｒ２が挿
入され、上記接続点Ｂがら整流された信号ＶＯＵＴが出
力される。
クタとの接続点Ｂと電源ＶＣＣとの間には抵抗Ｒ２が挿
入され、上記接続点Ｂがら整流された信号ＶＯＵＴが出
力される。
次に本実施例の整流動作を第２図の信号波形を用いて説
明する。
明する。
本実施例の入力交流信号ＶＩＮは、第２図（ａ）に示す
ように、基準電位ＶＲＩ？を中心とした交流信号である
。
ように、基準電位ＶＲＩ？を中心とした交流信号である
。
入力信号ＶＩＮの電位が基準電位Ｖ＊ｔｐよりも高いと
トランジスタＱ３はオフしたままであるが、入力信号Ｖ
ＩＮの電位がトランジスタＱ１の閾値電圧Ｖｌ１ｇＱ１
以上高くなると、トランジスタＱ１がオンする。すると
、入力端からトランジスタＱ１に電流が流れ込む。トラ
ンジスタＱ１とトランジスタＱ２はカレントミラー回路
を構成しているから、トランジスタＱ２により、トラン
ジスタＱ１に流れる電流と同じ値の電流が抵抗Ｒ２を流
れる。
トランジスタＱ３はオフしたままであるが、入力信号Ｖ
ＩＮの電位がトランジスタＱ１の閾値電圧Ｖｌ１ｇＱ１
以上高くなると、トランジスタＱ１がオンする。すると
、入力端からトランジスタＱ１に電流が流れ込む。トラ
ンジスタＱ１とトランジスタＱ２はカレントミラー回路
を構成しているから、トランジスタＱ２により、トラン
ジスタＱ１に流れる電流と同じ値の電流が抵抗Ｒ２を流
れる。
したがって、出力信号Ｖｏυ↑は次式のようになる。
ＶＯＬＩ丁 ＝ｖｃｃ−［（（Ｉ Ｖ＠ｉｐ −
ＶＩＮＩ −ＶＩＩＫＯ＋）／Ｒ１＋Ｉｅｏ＋
１ｏｏｔ ］ ｘＲ２＞ Ｖｃｃ （（ｌ
Ｖｍｉｐ ＶＩＮＩ Ｖｓｇｏ＋）／Ｒ１）
ｘＲま ただし、Ｉ ＩＩＱ＋はトランジスタＱ１のベース電流
、Ｉ８．２はトランジスタＱ２のベース電流である。
ＶＩＮＩ −ＶＩＩＫＯ＋）／Ｒ１＋Ｉｅｏ＋
１ｏｏｔ ］ ｘＲ２＞ Ｖｃｃ （（ｌ
Ｖｍｉｐ ＶＩＮＩ Ｖｓｇｏ＋）／Ｒ１）
ｘＲま ただし、Ｉ ＩＩＱ＋はトランジスタＱ１のベース電流
、Ｉ８．２はトランジスタＱ２のベース電流である。
入力信号■、Ｎの電位が基準電位Ｖ ＲＩＰよりも低い
とトランジスタＱ１はオフするが、入力信号■Ｉの電位
がトランジスタＱ３の閾値電圧Ｖ＠ｔｏｓ以上低くなる
と、トランジスタＱ３がオンする。すると、トランジス
タＱ３により基準電源Ｖ ｃｃから電流が流れ込み、抵
抗Ｒ２に電流が流れる。
とトランジスタＱ１はオフするが、入力信号■Ｉの電位
がトランジスタＱ３の閾値電圧Ｖ＠ｔｏｓ以上低くなる
と、トランジスタＱ３がオンする。すると、トランジス
タＱ３により基準電源Ｖ ｃｃから電流が流れ込み、抵
抗Ｒ２に電流が流れる。
したがって、出力信号■。す〒は次式のようになる。
ＶｏｕＴ ＝ Ｖｃｃ−［（（ｌ Ｖａｍｐ
ＶＩＮＩ −Ｖ−ｔｏ３）／Ｒ１１１ｓｏｓ ］
ｘＲ２ ＝ Ｖｃｃ （（ｌ Ｖａｍｐ ＶＩＮＩ
Ｖｓｔｏｉ）／Ｒ１１ＸＲま ただし、Ｉ ＩＱｉはトランジスタＱ３のベース電流で
ある。
ＶＩＮＩ −Ｖ−ｔｏ３）／Ｒ１１１ｓｏｓ ］
ｘＲ２ ＝ Ｖｃｃ （（ｌ Ｖａｍｐ ＶＩＮＩ
Ｖｓｔｏｉ）／Ｒ１１ＸＲま ただし、Ｉ ＩＱｉはトランジスタＱ３のベース電流で
ある。
このように、入力信号ＶＩＮが基準電位■ＲｔＦよりも
高くなっても低くなっても、出力信号■。ＬＩＴは第２
図（ｂ）に示すように電位Ｖｃｃを基準にして常に電位
Ｖ ｃｃよりも低くなり、整流された直流信号が得られ
る。
高くなっても低くなっても、出力信号■。ＬＩＴは第２
図（ｂ）に示すように電位Ｖｃｃを基準にして常に電位
Ｖ ｃｃよりも低くなり、整流された直流信号が得られ
る。
なお、上記式から明らかなように抵抗Ｒ１と抵抗Ｒ２の
比率を変えることにより、整流回路のゲインを変えるこ
とができる。
比率を変えることにより、整流回路のゲインを変えるこ
とができる。
第３図に本発明の第２の実施例による整流回路を示す。
第１の実施例では接続点Ｂと基準電源■ｃＣの間に抵抗
Ｒ２を挿入して電圧として出力を取出したが、本実施例
では、接続点Ｂと基準電源Ｖｃｃの間から電流として出
力を取り出すようにしている。
Ｒ２を挿入して電圧として出力を取出したが、本実施例
では、接続点Ｂと基準電源Ｖｃｃの間から電流として出
力を取り出すようにしている。
接続点Ｂと基準電源Ｖｃｃの間にｐｎｐトランジスタＱ
４を挿入し、このトランジスタＱ４のエミッタを基準電
源Ｖｃｃに接続し、コレクタ及びベースを接続点Ｂに接
続している。ｐｎｐトランジスタＱ５は、エミッタ及び
ベースが、トランジスタＱ４のエミッタとベースとそれ
ぞれ接続され、カレントミラー回路を構成している。ト
ランジスタＱ５と基準電源■■ｒとの間に抵抗Ｒ３が挿
入され、抵抗Ｒ３の一端から整流された直流信号Ｖ。Ｕ
〒が出力される。
４を挿入し、このトランジスタＱ４のエミッタを基準電
源Ｖｃｃに接続し、コレクタ及びベースを接続点Ｂに接
続している。ｐｎｐトランジスタＱ５は、エミッタ及び
ベースが、トランジスタＱ４のエミッタとベースとそれ
ぞれ接続され、カレントミラー回路を構成している。ト
ランジスタＱ５と基準電源■■ｒとの間に抵抗Ｒ３が挿
入され、抵抗Ｒ３の一端から整流された直流信号Ｖ。Ｕ
〒が出力される。
入力信号ＶＩＮの電位が基準電位Ｖａｔ−よりもトラン
ジスタＱ１の閾値電圧ＶａＩＱ＋以上高くなると、トラ
ンジスタＱ１がオンする。すると、入力端からトランジ
スタＱ１に流れ込んだ電流がトランジスタＱ４に流れる
。
ジスタＱ１の閾値電圧ＶａＩＱ＋以上高くなると、トラ
ンジスタＱ１がオンする。すると、入力端からトランジ
スタＱ１に流れ込んだ電流がトランジスタＱ４に流れる
。
入力信号■、の電位が基準電位Ｖ□２よりもトランジス
タＱ３の閾値電圧Ｖｓｔｏｓ以上低くなると、トランジ
スタＱ３がオンする。すると、トランジスタＱ３により
基準電源Ｖａｃから流れ込んだ電流がトランジスタＱ４
に流れる。
タＱ３の閾値電圧Ｖｓｔｏｓ以上低くなると、トランジ
スタＱ３がオンする。すると、トランジスタＱ３により
基準電源Ｖａｃから流れ込んだ電流がトランジスタＱ４
に流れる。
このように入力信号■、の基準電位ｖＲｏよりも高くて
も低くても、トランジスタＱ４には同じ方向の電流が流
れる。すなわち、整流された電流が得られる。
も低くても、トランジスタＱ４には同じ方向の電流が流
れる。すなわち、整流された電流が得られる。
カレントミラー回路を構成しているので、トランジスタ
Ｑ５及び抵抗Ｒ３にもトランジスタＱ４と同じ電流が流
れる。このため、第４図（ｂ）に示すように基準電圧Ｖ
ＲＩＦよりも常に高い出力■。０７が得られる。
Ｑ５及び抵抗Ｒ３にもトランジスタＱ４と同じ電流が流
れる。このため、第４図（ｂ）に示すように基準電圧Ｖ
ＲＩＦよりも常に高い出力■。０７が得られる。
第５図に本発明の第３の実施例による整流回路を示す。
第１の実施例では電位■ｃｃに対して低い電圧を基準に
していたが、本実施例は電位Ｖａｔより高い電位を基準
にした場合の整流回路である。
していたが、本実施例は電位Ｖａｔより高い電位を基準
にした場合の整流回路である。
本実施例の整流回路も３つのｐｎｐトランジスタＱ６、
Ｑｌ、Ｑ８と２つの抵抗Ｒ４、Ｒ５という５つの素子か
ら構成されている。トランジスタＱ６のエミッタは基準
電源ｖ■２に接続され、コレクタとベースが接続されて
いる。トランジスタＱ７は、エミッタとベースがトラン
ジスタＱ６のエミッタとベースとそれぞれ接続され、ト
ランジスタＱ６とＱｌはカレントミラー回路を構成して
いる。トランジスタＱ８のエミッタはトランジスタＱ６
のコレクタに接続され、コレクタはトランジスタＱ７の
コレクタに接続され、ベースは基準電源■ＦＩＥＦに接
続されている。
Ｑｌ、Ｑ８と２つの抵抗Ｒ４、Ｒ５という５つの素子か
ら構成されている。トランジスタＱ６のエミッタは基準
電源ｖ■２に接続され、コレクタとベースが接続されて
いる。トランジスタＱ７は、エミッタとベースがトラン
ジスタＱ６のエミッタとベースとそれぞれ接続され、ト
ランジスタＱ６とＱｌはカレントミラー回路を構成して
いる。トランジスタＱ８のエミッタはトランジスタＱ６
のコレクタに接続され、コレクタはトランジスタＱ７の
コレクタに接続され、ベースは基準電源■ＦＩＥＦに接
続されている。
入力交流信号ＶＩＮは、抵抗Ｒ４を介してトランジスタ
Ｑ６のコレクタとトランジスタＱ７のエミッタとの接続
点Ｃに入力されている。トランジスタＱ７とコレクタと
トランジスタＱ８のコレクタとの接続点りと電源ＶｔＷ
との間には抵抗Ｒ５が挿入され、上記接続点りから整流
された信号７００丁が出力される。
Ｑ６のコレクタとトランジスタＱ７のエミッタとの接続
点Ｃに入力されている。トランジスタＱ７とコレクタと
トランジスタＱ８のコレクタとの接続点りと電源ＶｔＷ
との間には抵抗Ｒ５が挿入され、上記接続点りから整流
された信号７００丁が出力される。
第６図（ａ）に示すように基準電位ＶＲｔＦを基準とし
て交流出力ＶＩＮが入力すると、同図（ｂ）に示すよう
な直流出力Ｖ。ＬＩＴが得られる。なお、本実施例の動
作も第１の実施例の場合と同様であるので詳細な説明を
省略する。
て交流出力ＶＩＮが入力すると、同図（ｂ）に示すよう
な直流出力Ｖ。ＬＩＴが得られる。なお、本実施例の動
作も第１の実施例の場合と同様であるので詳細な説明を
省略する。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、第３の実施例では電圧として出力を取出したが
、第２の実施例と同様に電流として出力を取り出すよう
にしてもよい。
、第２の実施例と同様に電流として出力を取り出すよう
にしてもよい。
［発明の効果］
以上の通り、本発明によれば、極めて少ない素子で整流
回路を構成することができるので、少ない面積で集積回
路化が可能である６本発明の整流回路は、従来の整流回
路を集積化した場合に比べて半分から１／３の面積で集
積回路化することができた。
回路を構成することができるので、少ない面積で集積回
路化が可能である６本発明の整流回路は、従来の整流回
路を集積化した場合に比べて半分から１／３の面積で集
積回路化することができた。
第１図は本発明の第１の実施例による整流回路の回路図
、 第２図は同整流回路の信号波形図、 第３図は本発明の第２の実施例による整流回路の回路図
、 第４図は同整流回路の信号波形図、 第５図は本発明の第３の実施例による整流回路の回路図
、 第６図は同整流回路の信号波形図、 である。 図において、 Ｑｌ、Ｑ２、Ｑ ３−・−ｎ ｐ ｎ トランジスタＲ
１、Ｒ２・・・抵抗 Ｑ４、Ｑ５・・・ｐｎｐトランジスタ Ｒ３・・・抵抗 Ｑ６、Ｑｌ、Ｑ８・−ｐｎｐトランジスタＲ４、Ｒ５・
・・抵抗 （ｂ）
、 第２図は同整流回路の信号波形図、 第３図は本発明の第２の実施例による整流回路の回路図
、 第４図は同整流回路の信号波形図、 第５図は本発明の第３の実施例による整流回路の回路図
、 第６図は同整流回路の信号波形図、 である。 図において、 Ｑｌ、Ｑ２、Ｑ ３−・−ｎ ｐ ｎ トランジスタＲ
１、Ｒ２・・・抵抗 Ｑ４、Ｑ５・・・ｐｎｐトランジスタ Ｒ３・・・抵抗 Ｑ６、Ｑｌ、Ｑ８・−ｐｎｐトランジスタＲ４、Ｒ５・
・・抵抗 （ｂ）
Claims (1)
- 【特許請求の範囲】 エミッタが基準電源に接続され、コレクタとベースとが
接続された第１のトランジスタと、ベースが前記第１の
トランジスタのベースに接続され、エミッタが前記基準
電源に接続された第２のトランジスタと、 エミッタが前記第１のトランジスタのコレクタに接続さ
れ、コレクタが前記第２のトランジスタのコレクタに接
続され、ベースが前記基準電源に接続された第３のトラ
ンジスタとを有し、 前記基準電源を中心とする交流信号を、前記第１のトラ
ンジスタのコレクタと前記第３のトランジスタのエミッ
タとの接続点に入力し、入力された交流信号を整流して
、前記第２のトランジスタのコレクタと第３のトランジ
スタのコネクタが接続された点から出力を取り出すこと
を特徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100853A JP2517667B2 (ja) | 1989-04-20 | 1989-04-20 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100853A JP2517667B2 (ja) | 1989-04-20 | 1989-04-20 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02279006A true JPH02279006A (ja) | 1990-11-15 |
| JP2517667B2 JP2517667B2 (ja) | 1996-07-24 |
Family
ID=14284872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100853A Expired - Fee Related JP2517667B2 (ja) | 1989-04-20 | 1989-04-20 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517667B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269076A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 整流回路 |
-
1989
- 1989-04-20 JP JP1100853A patent/JP2517667B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269076A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 整流回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2517667B2 (ja) | 1996-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |