JPH02280257A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
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- JPH02280257A JPH02280257A JP10250889A JP10250889A JPH02280257A JP H02280257 A JPH02280257 A JP H02280257A JP 10250889 A JP10250889 A JP 10250889A JP 10250889 A JP10250889 A JP 10250889A JP H02280257 A JPH02280257 A JP H02280257A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野］
この発明は、ＤＭＡ転送を要求する周辺装置（以下、Ｉ
／Ｏ装置という、）相互間のＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送を制御する機能を
持たないＤＭＡコントローラを使用して、Ｉ／Ｏ装置相
互間のＤＭＡ転送を可能にしたＤＭＡ制御回路に関する
ものである。
／Ｏ装置という、）相互間のＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送を制御する機能を
持たないＤＭＡコントローラを使用して、Ｉ／Ｏ装置相
互間のＤＭＡ転送を可能にしたＤＭＡ制御回路に関する
ものである。
第２図は、従来のＤＭＡ制御回路を示すブロック図であ
る０図に右いて、ｌはＤＭＡ転送を制御するＤＭＡコン
トローラ（以下、ＤＭＡＣという、）、２はＣＰＵバス
で、アドレスバス５、データバス６、メモリ４に対する
データの読み書きを指令するメモリリード・ライト信号
７、Ｉ／Ｏ装置３の状ぜを示すレディ信号８、ＤＭＡ転
送を要求するＤＭＡ要求信号（以下ＤＲＱという。）９
、ＤＭＡ転送が許可されたことを示すＤＭＡ応答信号（
以下、ＤＡＣＫという、）／Ｏ、Ｉ／Ｏ装置に対するデ
ータの読み書きを指令するＩ／Ｏリード・ライト信号１
１より構成されている。 次に動作について説明する。まず、Ｉ／Ｏ装置３がＤＭ
ＡＣｌに対して、ＤＲＱ９を出力する。 すると、ＤＭＡＣｌは、ＣＰＵ （図示せず）に対して
バス開放要求を出して、ＣＰＵバス２が自身のために開
放されるのを待つ、ＣＰＵバス２が開放されると、Ｉ／
Ｏ装置３に対して、ＤＡＣＫｌｏを出し、Ｉ／Ｏリード
・ライト信号１１をリードイネーブル状態にしてデータ
をデータバス６に出力させる。また、アドレスバス５に
、あらかじめ定められているアドレスデータを出力し、
メモリリード・ライト信号７をライトイネーブル状態に
して、データバス６上のデータを書き込ませる。そして
、Ｉ／Ｏ装置３はデータ転送が終了したらレディ信号８
を出力する。ここで、データ転送は１バスサイクルで実
行される。以上の動作を繰り返してＤＭＡ転送が実行さ
れる。なお、以上の説明はＩ／Ｏ装置３−メモリ４の方
向のデータ転送についてしたが、メモリ４→Ｉ／Ｏ装置
３の方向についてのデータ転送も、リード／ライトが入
れ替わる外は、同様に実行される。また、ＤＭＡコント
ローラ１には、メモリーメモリ間転送が実行できるもの
もある。
る０図に右いて、ｌはＤＭＡ転送を制御するＤＭＡコン
トローラ（以下、ＤＭＡＣという、）、２はＣＰＵバス
で、アドレスバス５、データバス６、メモリ４に対する
データの読み書きを指令するメモリリード・ライト信号
７、Ｉ／Ｏ装置３の状ぜを示すレディ信号８、ＤＭＡ転
送を要求するＤＭＡ要求信号（以下ＤＲＱという。）９
、ＤＭＡ転送が許可されたことを示すＤＭＡ応答信号（
以下、ＤＡＣＫという、）／Ｏ、Ｉ／Ｏ装置に対するデ
ータの読み書きを指令するＩ／Ｏリード・ライト信号１
１より構成されている。 次に動作について説明する。まず、Ｉ／Ｏ装置３がＤＭ
ＡＣｌに対して、ＤＲＱ９を出力する。 すると、ＤＭＡＣｌは、ＣＰＵ （図示せず）に対して
バス開放要求を出して、ＣＰＵバス２が自身のために開
放されるのを待つ、ＣＰＵバス２が開放されると、Ｉ／
Ｏ装置３に対して、ＤＡＣＫｌｏを出し、Ｉ／Ｏリード
・ライト信号１１をリードイネーブル状態にしてデータ
をデータバス６に出力させる。また、アドレスバス５に
、あらかじめ定められているアドレスデータを出力し、
メモリリード・ライト信号７をライトイネーブル状態に
して、データバス６上のデータを書き込ませる。そして
、Ｉ／Ｏ装置３はデータ転送が終了したらレディ信号８
を出力する。ここで、データ転送は１バスサイクルで実
行される。以上の動作を繰り返してＤＭＡ転送が実行さ
れる。なお、以上の説明はＩ／Ｏ装置３−メモリ４の方
向のデータ転送についてしたが、メモリ４→Ｉ／Ｏ装置
３の方向についてのデータ転送も、リード／ライトが入
れ替わる外は、同様に実行される。また、ＤＭＡコント
ローラ１には、メモリーメモリ間転送が実行できるもの
もある。
従来のＤ Ｍ Ａ ＩＩ ＠回路は以上のように構成さ
れているので、ＤＭＡ転送を要求するＩ／Ｏ装置３相互
の間でＤＭＡ転送を行うには、まず、データ送出を要求
するＩ／Ｏ装置３からメモリ４にデータを転送し、その
後、データ受信を要求する他のＩ／Ｏ装置３ヘメモリ４
からデータを転送しなければならず、２回のＤＭＡ転送
を実行することから処理時間が長くなるという課題があ
った。 この発明は上記のような課題を解消するためになされた
もので、ＤＭＡ転送を要求するＩ／Ｏ装置相互の間のデ
ータ転送を１回のＤＭＡ転送で実行できるＤＭＡ制御回
路を得ることを目的とする。 【課題を解決するための手段】 この発明にかかるＤＭＡ制御回路は、ＤＭＡＣとメモリ
ーＩ／Ｏ変換回路とを備え、メモリーＩ／Ｏ変換回路は
、２つのＩ／Ｏ装置が出力したＤＲＱを論理積する論理
積回路を有し、さらにこの論理積回路の出力信号、一方
のＩ／Ｏ装置に対するＤＡＣＫおよびＩ／Ｏリード・ラ
イト信号と他方のＩ／Ｏ装置が出力するＤＲＱ、他方の
Ｉ／Ｏ装置に対するＤＡＣＫおよびメモリリード・ライ
ト信号とのそれぞれを切換えるセレクタを有したもので
ある。 〔作用］ この発明におけるメモリーＩ／Ｏ変換回路は、ＤＭＡＣ
には他方のＩ／Ｏ装置をメモリと見なせるようにし、他
方のＩ／Ｏ装置には自己のＤＲＱによるＤＭＡ転送を行
っているように見なせるようにする。 【実施例Ｊ 以下、この発明の一実施例を図について説明する。第１
図において、３１は第１のＩ／Ｏ装置（一方のＩ／Ｏ装
置）、３２は第２のＩ／Ｏ装置（他方のＩ／Ｏ装置）、
ｓｔ、８２はそれぞれ第１のＩ／Ｏ装置３１、第２のＩ
／Ｏ装置３２のレディ信号、９１はセレクタ１４を介し
て第１の■、／Ｏ装置３１もしくはＡＮＤ回路１３が出
力する第１のＤＲＱ、９２は第２のＩ／Ｏ装置３２が出
力する第２のＤＲＱｌ ／Ｏ１は第１のＤＲＱ９１に応
じてＤＭＡＣｌが出力する第１のＤＡＣＫ、／Ｏ２は第
２のＤＲＱ９２に応じてＤＭＡＣｌが出力する第２のＤ
ＡＣＫ％ １２はメモリーＩ／Ｏ変換回路で、第１のＤ
ＲＱ９１と第２のＤＲＱ９２との論理積を出力するＡＮ
Ｄ回路（論理積回路）とセレクタ１４とで構成されてい
る。また、セレクタ１４はＡＮＤ回路１３の出力信号と
第１のＤＲＱ９１とを切換える第１のセレクト素子１４
１、第１のＤＡＣＫｌｏｌと第２のＤＡＣＫｌｏ２とを
切換える第２のセレクト素子１４２、およびメモリリー
ド・ライト信号７とＩ／Ｏリード・ライト信号１１とを
切換える第３のセレクト素子１４３で構成されている。 その他のものは同一符号を付して第２図に示したものと
同一のものである。 次に動作について説明する。セレクタ１４の各セレクト
素子１４１〜１４３をそれぞれ、第１図中に示すａ側に
切換えた状態では、第１のＩ／Ｏ装置３１、第２のＩ／
Ｏ装置３２ともに、メモリ（図示）との間のＤＭＡ転送
が可能である。つまり、第１のＩ／Ｏ装置３１において
、第１のＤＲＱ９１および第１のＤＡＣＫｌ ０１が直
接ＤＭＡＣ１と接続され、第２のＩ／Ｏ装置３２におい
て、第２のＤＲＱ９２および第２のＤＡＣＫ／Ｏ２も直
接ＤＭＡＣｌと接続される。従って、それぞれのＩ／Ｏ
装置３１．３２は、従来の場合と同様にして、それぞれ
独立してメモリーＩ／Ｏ装置間のＤＭＡ転送を実行する
ことができる。 第１のＩ／Ｏ装置３１と第２のＩ／Ｏ装置３２との間で
ＤＭＡ転送を行う場合には、ＣＰＵ （図示せず）の指
令等により各セレクト素子を第１図中に示すｂ側に切換
えた状態とする。この状態で、第１のＩ／Ｏ装置３１が
出力した第１のＤＲＱ９１ａおよび第２のＩ／Ｏ装置３
２が出力した第２のＤＲＱ９２がＡＮＤ回路１３に入力
される。そして２つのＤＲＱ９１ａ、９２がともに出力
された状態になると、ＤＭＡＣｌに対してＤＲＱ９１が
出力される。このＤＲＱ９１に応じてＤＭＡＣｌはＤＡ
ＣＫ ／Ｏ１を出力する。このＤＡＣＫｌｏｌは、第１
のＩ／Ｏ装置３１および第２のＩ／Ｏ装置３２の双方に
入力するので、双方のＩ／Ｏ装置３１．３２は共に自己
が発生したＤＲＱ９１ａ、９２に対して応答を受けたこ
とになる。続いて、ＤＭＡＣｌは第１のＩ／Ｏ装置３１
に対するＩ／Ｏリード・ライト信号１１をリードイネー
ブル状態にして、データをデータバス６上に出力させる
。第２のＩ／Ｏ装置に対しては、メモリリード・ライト
信号７をライトイネーブル状態にして、データバス６上
のデータを入力させる。その結果、データバス６を介し
て２つのＩ／Ｏ装置Ｆ３１．３２間でデータの転送が行
われ、それぞれのＩ／Ｏ装置３１．３２からレディ信号
８１．８２が出力されて、データ転送が完了する。この
ようにして、Ｉ／Ｏ装置−Ｉ／Ｏ装置間のデータ転送が
１バスサイクルで実行されたことになる。このバスサイ
クルを繰返してＤＭＡ転送が実行される。なお、上記説
明は、第１のＩ／Ｏ装置３１から第２のＩ／Ｏ装置３２
ヘデータ転送する場合についてしたが、第２のＩ／Ｏ装
置３２から第１のＩ／Ｏ装置３１ヘデータ転送する場合
についても、リード／ライトが入れ替わる外は、同様に
実行される。 そして、上記実施例において、メモリーＩ／Ｏ変換回路
１２は、一般には、論理ＩＣで構成できるが、セレクタ
１４は機械式のものであってもよい。 〔発明の効果〕 以上のように、この発明によればＤＭＡ制御回路を、Ｃ
ＰＵバスとＩ／Ｏ装置との間にメモリーＩ／Ｏ変換回路
を設けて構成したので、メモリーＩ／Ｏ装置間のＤＭＡ
転送を制御するＤＭＡＣに何らの変更を施すことなく、
Ｉ／Ｏ装置−Ｉ／Ｏ装置間のＤＭＡ転送を直接に行える
ものが得られる効果がある。
れているので、ＤＭＡ転送を要求するＩ／Ｏ装置３相互
の間でＤＭＡ転送を行うには、まず、データ送出を要求
するＩ／Ｏ装置３からメモリ４にデータを転送し、その
後、データ受信を要求する他のＩ／Ｏ装置３ヘメモリ４
からデータを転送しなければならず、２回のＤＭＡ転送
を実行することから処理時間が長くなるという課題があ
った。 この発明は上記のような課題を解消するためになされた
もので、ＤＭＡ転送を要求するＩ／Ｏ装置相互の間のデ
ータ転送を１回のＤＭＡ転送で実行できるＤＭＡ制御回
路を得ることを目的とする。 【課題を解決するための手段】 この発明にかかるＤＭＡ制御回路は、ＤＭＡＣとメモリ
ーＩ／Ｏ変換回路とを備え、メモリーＩ／Ｏ変換回路は
、２つのＩ／Ｏ装置が出力したＤＲＱを論理積する論理
積回路を有し、さらにこの論理積回路の出力信号、一方
のＩ／Ｏ装置に対するＤＡＣＫおよびＩ／Ｏリード・ラ
イト信号と他方のＩ／Ｏ装置が出力するＤＲＱ、他方の
Ｉ／Ｏ装置に対するＤＡＣＫおよびメモリリード・ライ
ト信号とのそれぞれを切換えるセレクタを有したもので
ある。 〔作用］ この発明におけるメモリーＩ／Ｏ変換回路は、ＤＭＡＣ
には他方のＩ／Ｏ装置をメモリと見なせるようにし、他
方のＩ／Ｏ装置には自己のＤＲＱによるＤＭＡ転送を行
っているように見なせるようにする。 【実施例Ｊ 以下、この発明の一実施例を図について説明する。第１
図において、３１は第１のＩ／Ｏ装置（一方のＩ／Ｏ装
置）、３２は第２のＩ／Ｏ装置（他方のＩ／Ｏ装置）、
ｓｔ、８２はそれぞれ第１のＩ／Ｏ装置３１、第２のＩ
／Ｏ装置３２のレディ信号、９１はセレクタ１４を介し
て第１の■、／Ｏ装置３１もしくはＡＮＤ回路１３が出
力する第１のＤＲＱ、９２は第２のＩ／Ｏ装置３２が出
力する第２のＤＲＱｌ ／Ｏ１は第１のＤＲＱ９１に応
じてＤＭＡＣｌが出力する第１のＤＡＣＫ、／Ｏ２は第
２のＤＲＱ９２に応じてＤＭＡＣｌが出力する第２のＤ
ＡＣＫ％ １２はメモリーＩ／Ｏ変換回路で、第１のＤ
ＲＱ９１と第２のＤＲＱ９２との論理積を出力するＡＮ
Ｄ回路（論理積回路）とセレクタ１４とで構成されてい
る。また、セレクタ１４はＡＮＤ回路１３の出力信号と
第１のＤＲＱ９１とを切換える第１のセレクト素子１４
１、第１のＤＡＣＫｌｏｌと第２のＤＡＣＫｌｏ２とを
切換える第２のセレクト素子１４２、およびメモリリー
ド・ライト信号７とＩ／Ｏリード・ライト信号１１とを
切換える第３のセレクト素子１４３で構成されている。 その他のものは同一符号を付して第２図に示したものと
同一のものである。 次に動作について説明する。セレクタ１４の各セレクト
素子１４１〜１４３をそれぞれ、第１図中に示すａ側に
切換えた状態では、第１のＩ／Ｏ装置３１、第２のＩ／
Ｏ装置３２ともに、メモリ（図示）との間のＤＭＡ転送
が可能である。つまり、第１のＩ／Ｏ装置３１において
、第１のＤＲＱ９１および第１のＤＡＣＫｌ ０１が直
接ＤＭＡＣ１と接続され、第２のＩ／Ｏ装置３２におい
て、第２のＤＲＱ９２および第２のＤＡＣＫ／Ｏ２も直
接ＤＭＡＣｌと接続される。従って、それぞれのＩ／Ｏ
装置３１．３２は、従来の場合と同様にして、それぞれ
独立してメモリーＩ／Ｏ装置間のＤＭＡ転送を実行する
ことができる。 第１のＩ／Ｏ装置３１と第２のＩ／Ｏ装置３２との間で
ＤＭＡ転送を行う場合には、ＣＰＵ （図示せず）の指
令等により各セレクト素子を第１図中に示すｂ側に切換
えた状態とする。この状態で、第１のＩ／Ｏ装置３１が
出力した第１のＤＲＱ９１ａおよび第２のＩ／Ｏ装置３
２が出力した第２のＤＲＱ９２がＡＮＤ回路１３に入力
される。そして２つのＤＲＱ９１ａ、９２がともに出力
された状態になると、ＤＭＡＣｌに対してＤＲＱ９１が
出力される。このＤＲＱ９１に応じてＤＭＡＣｌはＤＡ
ＣＫ ／Ｏ１を出力する。このＤＡＣＫｌｏｌは、第１
のＩ／Ｏ装置３１および第２のＩ／Ｏ装置３２の双方に
入力するので、双方のＩ／Ｏ装置３１．３２は共に自己
が発生したＤＲＱ９１ａ、９２に対して応答を受けたこ
とになる。続いて、ＤＭＡＣｌは第１のＩ／Ｏ装置３１
に対するＩ／Ｏリード・ライト信号１１をリードイネー
ブル状態にして、データをデータバス６上に出力させる
。第２のＩ／Ｏ装置に対しては、メモリリード・ライト
信号７をライトイネーブル状態にして、データバス６上
のデータを入力させる。その結果、データバス６を介し
て２つのＩ／Ｏ装置Ｆ３１．３２間でデータの転送が行
われ、それぞれのＩ／Ｏ装置３１．３２からレディ信号
８１．８２が出力されて、データ転送が完了する。この
ようにして、Ｉ／Ｏ装置−Ｉ／Ｏ装置間のデータ転送が
１バスサイクルで実行されたことになる。このバスサイ
クルを繰返してＤＭＡ転送が実行される。なお、上記説
明は、第１のＩ／Ｏ装置３１から第２のＩ／Ｏ装置３２
ヘデータ転送する場合についてしたが、第２のＩ／Ｏ装
置３２から第１のＩ／Ｏ装置３１ヘデータ転送する場合
についても、リード／ライトが入れ替わる外は、同様に
実行される。 そして、上記実施例において、メモリーＩ／Ｏ変換回路
１２は、一般には、論理ＩＣで構成できるが、セレクタ
１４は機械式のものであってもよい。 〔発明の効果〕 以上のように、この発明によればＤＭＡ制御回路を、Ｃ
ＰＵバスとＩ／Ｏ装置との間にメモリーＩ／Ｏ変換回路
を設けて構成したので、メモリーＩ／Ｏ装置間のＤＭＡ
転送を制御するＤＭＡＣに何らの変更を施すことなく、
Ｉ／Ｏ装置−Ｉ／Ｏ装置間のＤＭＡ転送を直接に行える
ものが得られる効果がある。
第１図はこの発明の一実施例によるＤＭＡ制御回路を示
すブロック図、第２図は従来のＤＭＡ制御回路を示すブ
ロック図である。 １はＤＭＡコントローラ、２はＣＰＵバス、６はデータ
バス、７はメモリリード・ライト信号、９１．９２はＤ
ＭＡ要求信号ＤＲＱ、／Ｏ１゜／Ｏ２はＤＭＡ応答信号
（ＤＡＣＫ）、１１はＩ／Ｏリード・ライト信号、３１
は第１のＩ／Ｏ装置（一方のＩ／Ｏ装置）、３２は第２
のＩ／Ｏ装置（他方のＩ／Ｏ装置）、１２はメモリーＩ
／Ｏ変換回路、１３はＡＮＤ回路（論理積回路）、１４
はセレクタ。 なお、図中、同一符号は同一、または相当部分を示す。 特許出願人 三菱電機株式会社 第 図 ＋ｚ メｆ勺−Ｖ６９ｍＦ３：ｎ Ｉｏｌ、＋Ｏ２
ＤＭＡ応答娘考 第 図
すブロック図、第２図は従来のＤＭＡ制御回路を示すブ
ロック図である。 １はＤＭＡコントローラ、２はＣＰＵバス、６はデータ
バス、７はメモリリード・ライト信号、９１．９２はＤ
ＭＡ要求信号ＤＲＱ、／Ｏ１゜／Ｏ２はＤＭＡ応答信号
（ＤＡＣＫ）、１１はＩ／Ｏリード・ライト信号、３１
は第１のＩ／Ｏ装置（一方のＩ／Ｏ装置）、３２は第２
のＩ／Ｏ装置（他方のＩ／Ｏ装置）、１２はメモリーＩ
／Ｏ変換回路、１３はＡＮＤ回路（論理積回路）、１４
はセレクタ。 なお、図中、同一符号は同一、または相当部分を示す。 特許出願人 三菱電機株式会社 第 図 ＋ｚ メｆ勺−Ｖ６９ｍＦ３：ｎ Ｉｏｌ、＋Ｏ２
ＤＭＡ応答娘考 第 図
Claims (1)
- Ｉ／Ｏ装置とメモリとの間のＤＭＡ転送を制御するＤＭ
Ａコントローラと、２つのＩ／Ｏ装置から出力された前
記ＤＭＡコントローラに対するＤＭＡ要求信号の論理積
を前記ＤＭＡコントローラに出力する論理積回路、およ
び一方の前記Ｉ／Ｏ装置が出力した前記ＤＭＡ要求信号
と前記論理積回路の出力信号とを切換えるとともに、前
記ＤＭＡコントローラから出力された、前記一方のＩ／
Ｏ装置に対するＤＭＡ応答信号と他方の前記Ｉ／Ｏ装置
に対するＤＭＡ応答信号とを切換え、かつ、前記他方の
Ｉ／Ｏ装置に対するＩ／Ｏリード・ライト信号とメモリ
リード・ライト信号とを切換えるセレクタを有するメモ
リーＩ／Ｏ変換回路とを備えたＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250889A JPH02280257A (ja) | 1989-04-21 | 1989-04-21 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250889A JPH02280257A (ja) | 1989-04-21 | 1989-04-21 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280257A true JPH02280257A (ja) | 1990-11-16 |
Family
ID=14329335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10250889A Pending JPH02280257A (ja) | 1989-04-21 | 1989-04-21 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280257A (ja) |
-
1989
- 1989-04-21 JP JP10250889A patent/JPH02280257A/ja active Pending
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