JPS63304358A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS63304358A JPS63304358A JP14079687A JP14079687A JPS63304358A JP S63304358 A JPS63304358 A JP S63304358A JP 14079687 A JP14079687 A JP 14079687A JP 14079687 A JP14079687 A JP 14079687A JP S63304358 A JPS63304358 A JP S63304358A
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- JP
- Japan
- Prior art keywords
- signal line
- bus
- memory
- address
- bus control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス制御方式に関し、特に制御方式の異なる複
数のバスを複数の情報処理装置間で使用する情報処理シ
ステムにおけるバス制御方式に関する。
数のバスを複数の情報処理装置間で使用する情報処理シ
ステムにおけるバス制御方式に関する。
従来、この種のバス制御方式では、情報処理システム内
の各情報処理装置を接続する制御方式の異なる複数のバ
スが、各情報処理装置間のデータ転送の必要性に応じた
異なるインタフェース技術に基づいて設計され制御され
ていた。
の各情報処理装置を接続する制御方式の異なる複数のバ
スが、各情報処理装置間のデータ転送の必要性に応じた
異なるインタフェース技術に基づいて設計され制御され
ていた。
例えば、情報処理システム内の中央処理装置（以下、Ｃ
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）という）とメモリ装置（以下、ＭＥＭ （ＭＥ
Ｍｏ ｒ ｙ）という）との間のデータ転送を行うため
のメモリバスと、ＣＰＵと入出力装置（以下、Ｉｌｏ
（Ｉｎｐｕｔｌｏｕｔｐｕｔｄｅｖｉｃｅ）という）と
の間のデータ転送を行うためのＩ１０バスとは、それぞ
れ異なるインタフェース技術に基づいて設計され制御さ
れている。
ＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）という）とメモリ装置（以下、ＭＥＭ （ＭＥ
Ｍｏ ｒ ｙ）という）との間のデータ転送を行うため
のメモリバスと、ＣＰＵと入出力装置（以下、Ｉｌｏ
（Ｉｎｐｕｔｌｏｕｔｐｕｔｄｅｖｉｃｅ）という）と
の間のデータ転送を行うためのＩ１０バスとは、それぞ
れ異なるインタフェース技術に基づいて設計され制御さ
れている。
すなわち、メモリバスは、高速アクセスが可能なデータ
転送速度と広いアドレス空間とが要求されるので、アド
レス／データの転送のために多くの信号線を必要とする
。一方、Ｉ１０バスは、メモリバスはどの高速のデータ
転送速度や広いアドレス空間は必要としないが、アドレ
ス／データを転送するためのアドレス／データ信号線の
他に割込み信号等を転送するための制御信号線を必要と
する（メモリバスに制御信号が全く不要というわけでは
ない）、このような差異に応じて、両方のバスの設計方
式や制御方式が異なっている。
転送速度と広いアドレス空間とが要求されるので、アド
レス／データの転送のために多くの信号線を必要とする
。一方、Ｉ１０バスは、メモリバスはどの高速のデータ
転送速度や広いアドレス空間は必要としないが、アドレ
ス／データを転送するためのアドレス／データ信号線の
他に割込み信号等を転送するための制御信号線を必要と
する（メモリバスに制御信号が全く不要というわけでは
ない）、このような差異に応じて、両方のバスの設計方
式や制御方式が異なっている。
第２図は、従来のバス制御方式の一例の構成を示すブロ
ック図である。このバス制御方式は、ＣＰＵ２０１ と
、ＭＥＭ２０２と、ｌ１０２０３とを含んで構成されて
いる。
ック図である。このバス制御方式は、ＣＰＵ２０１ と
、ＭＥＭ２０２と、ｌ１０２０３とを含んで構成されて
いる。
ＣＰ ０２０１ とＭＥＭ２０２との間は、メモリバス
制御信号線２０４とメモリアドレス／データ信号線２０
６とで接続されている（メモリバス制御信号線２０４
とメモリアドレス／データ信号線２０６とによりメモリ
バスが構成されている）。
制御信号線２０４とメモリアドレス／データ信号線２０
６とで接続されている（メモリバス制御信号線２０４
とメモリアドレス／データ信号線２０６とによりメモリ
バスが構成されている）。
ＣＰ ０２０１とｌ１０２０３との間は、Ｉ１０バス制
御制御線２０５とＩ１０アドレス／データ信号線２０７
とで接続されている（Ｉ１０バス制御制御線２０５とＩ
１０アドレス／データ信号線２０７とによりＩ１０バス
が構成されている）。
御制御線２０５とＩ１０アドレス／データ信号線２０７
とで接続されている（Ｉ１０バス制御制御線２０５とＩ
１０アドレス／データ信号線２０７とによりＩ１０バス
が構成されている）。
第３図は、第２図に示すバス制御方式におけるメモリバ
スの制御方式の一例を示す信号のタイムチャートである
。
スの制御方式の一例を示す信号のタイムチャートである
。
ＣＰ Ｕ２Ｏ５により、メモリアドレス／データ信号線
２０６で伝送されるメモリアドレス／データ（ＭＡＤＯ
−３１）にメモリアドレスが有効とされ（ＭＡＤＯ−３
１の内容が確定したメモリアドレスの値にされ）、メモ
リバス制御信号線２０４上のメモリ要求信号ＭＲＱがア
クティブにされる（同時にＣＰ Ｕ２Ｏ５が要求する処
理の内容（リード／ライト処理等）を示すコマンドＣＭ
Ｄがメモリバス制御信号線２０４上に伝送される）とメ
モリアクセスが開始される。
２０６で伝送されるメモリアドレス／データ（ＭＡＤＯ
−３１）にメモリアドレスが有効とされ（ＭＡＤＯ−３
１の内容が確定したメモリアドレスの値にされ）、メモ
リバス制御信号線２０４上のメモリ要求信号ＭＲＱがア
クティブにされる（同時にＣＰ Ｕ２Ｏ５が要求する処
理の内容（リード／ライト処理等）を示すコマンドＣＭ
Ｄがメモリバス制御信号線２０４上に伝送される）とメ
モリアクセスが開始される。
これに応じてＭＰ、Ｍ２Ｏ２側では、データ確定まで（
第３図中のＭＡＤＯ−３１における斜線部がデータの確
定していない状態を示している。第４図中のｌ０ＤＯ−
１５ならびに第５図中のＭＡＤＯ−１５／ｌ０ＡＯ−１
５およびＭＡ Ｄ１６−３１／ Ｉ ＯＤ ０−１５に
おける斜線部も同様）はメモリバス制御信号線２０４上
でウェイト信号ＷＡＩＴがアクティブとされ、ＭＡＤＯ
−３１にメモリデータが有効とされると同時にＷＡＩＴ
がインアクティブとされメモリアクセスが終了し、ＭＡ
ＤＯ−３１に有効とされているメモリデータのり−ド／
ライト処理等がクロックパルス（図示せず）のタイミン
グに基づいて行われる。
第３図中のＭＡＤＯ−３１における斜線部がデータの確
定していない状態を示している。第４図中のｌ０ＤＯ−
１５ならびに第５図中のＭＡＤＯ−１５／ｌ０ＡＯ−１
５およびＭＡ Ｄ１６−３１／ Ｉ ＯＤ ０−１５に
おける斜線部も同様）はメモリバス制御信号線２０４上
でウェイト信号ＷＡＩＴがアクティブとされ、ＭＡＤＯ
−３１にメモリデータが有効とされると同時にＷＡＩＴ
がインアクティブとされメモリアクセスが終了し、ＭＡ
ＤＯ−３１に有効とされているメモリデータのり−ド／
ライト処理等がクロックパルス（図示せず）のタイミン
グに基づいて行われる。
第４図は、第２図に示すバス制御方式におけるＩ１０バ
スの制御方式の一例を示す信号のタイムチャートである
。
スの制御方式の一例を示す信号のタイムチャートである
。
ＣＰ Ｕ２Ｏ５により、Ｉ１０アドレス／データ信号線
２０７で伝送されるｌ０ＡＯ−１５にＩ１０アドレスが
有効とされた後に、Ｉ１０バス制御制御線２０５上のア
ドレスストローブ信号ＡｓがアクティブにされるとＩ１
０アクセスが開始される。
２０７で伝送されるｌ０ＡＯ−１５にＩ１０アドレスが
有効とされた後に、Ｉ１０バス制御制御線２０５上のア
ドレスストローブ信号ＡｓがアクティブにされるとＩ１
０アクセスが開始される。
これに応じてｌ１０２０３側では、データ確定まではＩ
１０バス制御制御線２０５上で応答信号ＤＴＡＣＫがイ
ンアクティブとされ、Ｉ１０アドレス／データ信号線２
０７で伝送される１０ＤＯ−１５にＩ１０データが有効
とされた後にＤＴＡＣＫがアクティブとされＩ１０アク
セスが終了し、Ｉ１０データの入出力処理がＤＴＡＣＫ
がアクティブとされている間に行われる。
１０バス制御制御線２０５上で応答信号ＤＴＡＣＫがイ
ンアクティブとされ、Ｉ１０アドレス／データ信号線２
０７で伝送される１０ＤＯ−１５にＩ１０データが有効
とされた後にＤＴＡＣＫがアクティブとされＩ１０アク
セスが終了し、Ｉ１０データの入出力処理がＤＴＡＣＫ
がアクティブとされている間に行われる。
上述した従来のバス制御方式では、制御方式の異なる複
数のバスを使用する情報処理システム内で複数のバスが
接続されている情報処理装置のバスコネクタに多くの使
用端子数が必要になるという欠点がある。
数のバスを使用する情報処理システム内で複数のバスが
接続されている情報処理装置のバスコネクタに多くの使
用端子数が必要になるという欠点がある。
例えば、第２図に示すバス制御方式では、メモリアドレ
ス／データ信号線２０６を有するメモリバスとＩ１０ア
ドレス／データ信号線２０７を有する１１０バスとを介
してｃ Ｐ Ｕ２Ｏ５のプリント基板上のバスコネクタ
が使用されてそれぞれ独立にＣＰＵ２０１とＭ Ｅ Ｍ
２Ｏ２およびｌ１０２０３とが接続されているので、多
くの使用端子数を有するバスコネクタがＣＰ Ｕ２Ｏ５
に必要になるという欠点がある。
ス／データ信号線２０６を有するメモリバスとＩ１０ア
ドレス／データ信号線２０７を有する１１０バスとを介
してｃ Ｐ Ｕ２Ｏ５のプリント基板上のバスコネクタ
が使用されてそれぞれ独立にＣＰＵ２０１とＭ Ｅ Ｍ
２Ｏ２およびｌ１０２０３とが接続されているので、多
くの使用端子数を有するバスコネクタがＣＰ Ｕ２Ｏ５
に必要になるという欠点がある。
本発明の目的は、上述の点に鑑み、制御方式の異なる複
数のバスを使用する情報処理システムにおいて、複数の
バスが接続されている情報処理装置のバスコネクタの使
用端子数を削減できるバス制御方式を提供することにあ
る。
数のバスを使用する情報処理システムにおいて、複数の
バスが接続されている情報処理装置のバスコネクタの使
用端子数を削減できるバス制御方式を提供することにあ
る。
本発明のバス制御方式は、制御方式の異なる複数のバス
を使用する情報処理システムにおいて、前記複数のバス
のそれぞれのバスにおいてそのバスに固有に設けられて
いる制御信号線と、前記複数のバスにおいて共通に使用
される共通信号線と、前記制御信号線上に特定の制御信
号を有効とすることにより前記共通信号線により伝送さ
れる信号の内容を前記複数のバス中のいずれかのバスの
ために適合させるような切換えを行い前記複数のバスが
同時に使用されないように制御するバス制御部とを有す
る。
を使用する情報処理システムにおいて、前記複数のバス
のそれぞれのバスにおいてそのバスに固有に設けられて
いる制御信号線と、前記複数のバスにおいて共通に使用
される共通信号線と、前記制御信号線上に特定の制御信
号を有効とすることにより前記共通信号線により伝送さ
れる信号の内容を前記複数のバス中のいずれかのバスの
ために適合させるような切換えを行い前記複数のバスが
同時に使用されないように制御するバス制御部とを有す
る。
本発明のバス制御方式では、制御信号線が複数のバスの
それぞれのバスにおいてそのバスに固有に設けられてお
り、共通信号線が複数のバスにおいて共通に使用され、
バス制御部が制御信号線上に特定の制ｊＢ信号を有効と
することにより共通信号線により伝送される信号の内容
を複数のバス中のいずれかのバスのために適合させるよ
うな切換えを行い複数のバスが同時に使用されないよう
に制御する。
それぞれのバスにおいてそのバスに固有に設けられてお
り、共通信号線が複数のバスにおいて共通に使用され、
バス制御部が制御信号線上に特定の制ｊＢ信号を有効と
することにより共通信号線により伝送される信号の内容
を複数のバス中のいずれかのバスのために適合させるよ
うな切換えを行い複数のバスが同時に使用されないよう
に制御する。
次に、本発明について図面を参照して説明する。
第１図は、本発明のバス制御方式の一実施例の構成を示
すブロック図である０本実施例のバス制御方式は、ＣＰ
ＵＩＯＩと、Ｍ Ｅ Ｍ １０２と、ｌ１０１０３と
を含んで構成されている。
すブロック図である０本実施例のバス制御方式は、ＣＰ
ＵＩＯＩと、Ｍ Ｅ Ｍ １０２と、ｌ１０１０３と
を含んで構成されている。
ＣＰ ＵＩＯＩとＭＥＭ１０２との間は、メモリバス制
御信号線１０４とアドレス／データ信号線１０６とで接
続されている（メモリバス制御信号線１０４とアドレス
／データ信号線１０６とによりメモリバスが構成されて
いる）。
御信号線１０４とアドレス／データ信号線１０６とで接
続されている（メモリバス制御信号線１０４とアドレス
／データ信号線１０６とによりメモリバスが構成されて
いる）。
ＣＰＵ１０１とｌ１０１０３との間は、！１０バス制御
制御線１０５とアドレス／データ信号線１０６とで接続
されている（Ｉ１０バス制御制御線１０５とアドレス／
データ信号線１０６とによりＩ１０バスが構成されてい
る）。
制御線１０５とアドレス／データ信号線１０６とで接続
されている（Ｉ１０バス制御制御線１０５とアドレス／
データ信号線１０６とによりＩ１０バスが構成されてい
る）。
アドレス／データ信号線１０６は、メモリバス制？１「
信号線１０４上の特定のメモリバス制御信号（アドレス
／データ信号線１０６がメモリバスの形式で使用される
ことを指示するメモリバス制御信号）およびＩ１０バス
制御制御線１０５上の特定のＩ１０バス制御信号（アド
レス／データ信号線１０６が１１０バスの形式で使用さ
れることを指示するＩ１０バス制御制御部のいずれかが
有効であるときに、その有効な制御信号に対応するメモ
リバスおよびＩ１０バスのいずれかのためのアドレス／
データの信号線として使用される共通信号線である。
信号線１０４上の特定のメモリバス制御信号（アドレス
／データ信号線１０６がメモリバスの形式で使用される
ことを指示するメモリバス制御信号）およびＩ１０バス
制御制御線１０５上の特定のＩ１０バス制御信号（アド
レス／データ信号線１０６が１１０バスの形式で使用さ
れることを指示するＩ１０バス制御制御部のいずれかが
有効であるときに、その有効な制御信号に対応するメモ
リバスおよびＩ１０バスのいずれかのためのアドレス／
データの信号線として使用される共通信号線である。
次に、このように構成された本実施例のバス制ｔｌＢ方
式の動作について説明する。なお、ここでは第５図の信
号のタイムチャートで示されるようにメモリバスおよび
Ｉ１０バスが制御される場合の動作について説明する。
式の動作について説明する。なお、ここでは第５図の信
号のタイムチャートで示されるようにメモリバスおよび
Ｉ１０バスが制御される場合の動作について説明する。
メモリアドレス／データの上位１６ビツトを示すＭＡＤ
Ｏ−１５とＩ１０アドレスの１６ビツトを示す１０ＡＯ
−１５とが送受信されるｃ ｐ ｕｌｏｔ上ノパスコネ
クタ（図示せず）の使用端子は共通のものが使用されて
おり、メモリアドレス／データの下位１６ビツトを示す
ＭＡＤ１６−３１とＩ ／ Ｏチー タ１７１１６ビツ
トを示す１０ＤＯ−１５とが送受信されるＣＰＵｌ０Ｉ
上のバスコネクタの使用端子は共通のものが使用されて
いる。これらの使用端子と接続されているアドレス／デ
ータ信号線１０６がメモリバスとしてＭＡＤＯ−１５お
よびＭＡＤ１６−３１のために使用されるのかＩ１０バ
スとしてｌ０ＡＯ−１５およびｌ０ＤＯ−１５のために
使用されるのかという切替えが、バス制御部として機能
するｃＰＵｌｏｌにより排他的に（メモリバスとＩ１０
バスとが同時に使用されないように）行われる。
Ｏ−１５とＩ１０アドレスの１６ビツトを示す１０ＡＯ
−１５とが送受信されるｃ ｐ ｕｌｏｔ上ノパスコネ
クタ（図示せず）の使用端子は共通のものが使用されて
おり、メモリアドレス／データの下位１６ビツトを示す
ＭＡＤ１６−３１とＩ ／ Ｏチー タ１７１１６ビツ
トを示す１０ＤＯ−１５とが送受信されるＣＰＵｌ０Ｉ
上のバスコネクタの使用端子は共通のものが使用されて
いる。これらの使用端子と接続されているアドレス／デ
ータ信号線１０６がメモリバスとしてＭＡＤＯ−１５お
よびＭＡＤ１６−３１のために使用されるのかＩ１０バ
スとしてｌ０ＡＯ−１５およびｌ０ＤＯ−１５のために
使用されるのかという切替えが、バス制御部として機能
するｃＰＵｌｏｌにより排他的に（メモリバスとＩ１０
バスとが同時に使用されないように）行われる。
ここで、まずｃ ｐ ｕｔｏｔからＭＥＭ１０２に対し
てのメモリアクセスが行われる場合には、ＣＰＵ１０１
の制御（メモリバス制御信号線１０４上の特定のメモリ
バス制御信号を有効とすること）によりアドレス／デー
タ信号線１０６をＭＡＤＯ−１５およびＭＡＤ１６−３
１のために使用する切換えが行われる。
てのメモリアクセスが行われる場合には、ＣＰＵ１０１
の制御（メモリバス制御信号線１０４上の特定のメモリ
バス制御信号を有効とすること）によりアドレス／デー
タ信号線１０６をＭＡＤＯ−１５およびＭＡＤ１６−３
１のために使用する切換えが行われる。
次に、アドレス／データ信号線１０６上のＭＡＤＯ−３
１にメモリアドレスが有効とされ、メモリバス制御信号
線１０４上のメモリ要求信号ＭＲＱがアクティブにされ
る（同時にＣＰＵｌ０Ｉが要求する処理の内容（リード
／ライト処理等）を示すコマンドＣＭＤがメモリバス制
御信号線１０４上に伝送される）とメモリアクセスが開
始される。
１にメモリアドレスが有効とされ、メモリバス制御信号
線１０４上のメモリ要求信号ＭＲＱがアクティブにされ
る（同時にＣＰＵｌ０Ｉが要求する処理の内容（リード
／ライト処理等）を示すコマンドＣＭＤがメモリバス制
御信号線１０４上に伝送される）とメモリアクセスが開
始される。
これに応じてＭＥＭ１０２側では、データ確定まではメ
モリバス制御信号線１０４上でウェイト信号ＷＡＩＴが
アクティブとされ、ＭＡＤＯ−３１にメモリデータが有
効とされると同時にＷＡＩＴがインアクティブとされメ
モリアクセスが終了し、ＭＡＤＯ−３１に有効とされて
いるメモリデータのリード／ライト処理等がクロックパ
ルス（図示せず）のタイミングに基づいて行われる（第
５図中の「メモリアクセス」で示される期間はこのリー
ド／ライト処理等の期間を含む）。
モリバス制御信号線１０４上でウェイト信号ＷＡＩＴが
アクティブとされ、ＭＡＤＯ−３１にメモリデータが有
効とされると同時にＷＡＩＴがインアクティブとされメ
モリアクセスが終了し、ＭＡＤＯ−３１に有効とされて
いるメモリデータのリード／ライト処理等がクロックパ
ルス（図示せず）のタイミングに基づいて行われる（第
５図中の「メモリアクセス」で示される期間はこのリー
ド／ライト処理等の期間を含む）。
一方、ＣＰ Ｕｌｏｌからｌ１０１０３に対しての■１
０アクセスが行われる場合には、ＣＰＬＩＩＯＩの制御
（Ｉ１０バスｌ１ｌｉｌ信号線１０５上の特定の■１０
バス制御制御を有効とすること）によりアドレス／デー
タ信号線１０６をｌ０ＡＯ−１５および１０ＤＯ−１５
のために使用する切替えが行われる。
０アクセスが行われる場合には、ＣＰＬＩＩＯＩの制御
（Ｉ１０バスｌ１ｌｉｌ信号線１０５上の特定の■１０
バス制御制御を有効とすること）によりアドレス／デー
タ信号線１０６をｌ０ＡＯ−１５および１０ＤＯ−１５
のために使用する切替えが行われる。
次に、アドレス／データ信号１１０６上のｌ０ＡＯ−１
５にＩ１０アドレスが有効とされた後に、Ｉ１０バス制
御制御線１０５上のアドレスストローブ信号Ａｓがアク
ティブにされるとＩ１０アクセスが開始される。
５にＩ１０アドレスが有効とされた後に、Ｉ１０バス制
御制御線１０５上のアドレスストローブ信号Ａｓがアク
ティブにされるとＩ１０アクセスが開始される。
これに応じてｌ１０１０３側では、データ確定まではＩ
１０バス制御制御線１０５上で応答信号■了ＡＣＫがイ
ンアクティブとされ、ｌ０ＤＯ−１５に１１０データが
有効とされた後にＤＴＡＣＫがアクティブとされＩ１０
アクセスが終了し、Ｉ１０データの入出力処理がＤＴＡ
ＣＫがアクティブとされている間に行われる（第５図中
の「■１０アクセス」で示される期間はこの入出力処理
の期間を含む）。
１０バス制御制御線１０５上で応答信号■了ＡＣＫがイ
ンアクティブとされ、ｌ０ＤＯ−１５に１１０データが
有効とされた後にＤＴＡＣＫがアクティブとされＩ１０
アクセスが終了し、Ｉ１０データの入出力処理がＤＴＡ
ＣＫがアクティブとされている間に行われる（第５図中
の「■１０アクセス」で示される期間はこの入出力処理
の期間を含む）。
なお、本実施例では本発明のバス制御方式が第１図に示
すような構成の情報処理システムにおいて実現される場
合について述べたが、このような構成に限定されないこ
とはいうまでもない。
すような構成の情報処理システムにおいて実現される場
合について述べたが、このような構成に限定されないこ
とはいうまでもない。
以上説明したように本発明は、制御方式の異なる複数の
バスを使用する情報処理システムにおいて、複数のバス
で共通に使用される共通信号線を複数のバスのいずれの
ために使用するかの切替えを制御信号線上の特定の制御
信号によって行うことにより、複数のバスが接続されて
いる情報処理装置のバスコネクタの使用端子数を削減で
きるという効果がある。
バスを使用する情報処理システムにおいて、複数のバス
で共通に使用される共通信号線を複数のバスのいずれの
ために使用するかの切替えを制御信号線上の特定の制御
信号によって行うことにより、複数のバスが接続されて
いる情報処理装置のバスコネクタの使用端子数を削減で
きるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、
第２図は従来のバス制御方式の一例の構成を示すブロッ
ク図、 第３図は第２図に示す従来のバス制ｉｎ方式におけるメ
モリバスの制御方式の一例を示す信号のタイムチャート
、 第４図は第２図に示す従来のバス制御方式におけるＩ１
０バスの制御方式の一例を示す信号のタイムチャート、 第５図は第１図に示す本実施例のバス制御方式における
メモリバスおよびＩ／○バスの制ＪＴＪ方式の一例を示
す信号のタイムチャートである。 図において、 １０１ ・・・ＣＰＵ。 １０２ ・・・ＭＥＭ。 １０３ ・・・Ｉｌｏ、 １０４ ・・・メモリバス制御信号線、１０５ ・
・・Ｉ１０バス制御Ｂ信号線、１０６ ・・・アドレ
ス／データ信号線である。
ク図、 第３図は第２図に示す従来のバス制ｉｎ方式におけるメ
モリバスの制御方式の一例を示す信号のタイムチャート
、 第４図は第２図に示す従来のバス制御方式におけるＩ１
０バスの制御方式の一例を示す信号のタイムチャート、 第５図は第１図に示す本実施例のバス制御方式における
メモリバスおよびＩ／○バスの制ＪＴＪ方式の一例を示
す信号のタイムチャートである。 図において、 １０１ ・・・ＣＰＵ。 １０２ ・・・ＭＥＭ。 １０３ ・・・Ｉｌｏ、 １０４ ・・・メモリバス制御信号線、１０５ ・
・・Ｉ１０バス制御Ｂ信号線、１０６ ・・・アドレ
ス／データ信号線である。
Claims (1)
- 【特許請求の範囲】 制御方式の異なる複数のバスを使用する情報処理システ
ムにおいて、 前記複数のバスのそれぞれのバスにおいてそのバスに固
有に設けられている制御信号線と、前記複数のバスにお
いて共通に使用される共通信号線と、 前記制御信号線上に特定の制御信号を有効とすることに
より前記共通信号線により伝送される信号の内容を前記
複数のバス中のいずれかのバスのために適合させるよう
な切換えを行い前記複数のバスが同時に使用されないよ
うに制御するバス制御部と、 を有することを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14079687A JPS63304358A (ja) | 1987-06-05 | 1987-06-05 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14079687A JPS63304358A (ja) | 1987-06-05 | 1987-06-05 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304358A true JPS63304358A (ja) | 1988-12-12 |
Family
ID=15276942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14079687A Pending JPS63304358A (ja) | 1987-06-05 | 1987-06-05 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07160626A (ja) * | 1993-11-12 | 1995-06-23 | Internatl Business Mach Corp <Ibm> | 短いワード長のメモリを長いワード長のマルチプレクスされたバスに接続する装置及び方法 |
-
1987
- 1987-06-05 JP JP14079687A patent/JPS63304358A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07160626A (ja) * | 1993-11-12 | 1995-06-23 | Internatl Business Mach Corp <Ibm> | 短いワード長のメモリを長いワード長のマルチプレクスされたバスに接続する装置及び方法 |
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