JPH02280353A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02280353A JPH02280353A JP10224289A JP10224289A JPH02280353A JP H02280353 A JPH02280353 A JP H02280353A JP 10224289 A JP10224289 A JP 10224289A JP 10224289 A JP10224289 A JP 10224289A JP H02280353 A JPH02280353 A JP H02280353A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 abstract description 8
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- 229910052782 aluminium Inorganic materials 0.000 description 28
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- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
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- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
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- 239000000758 substrate Substances 0.000 description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はポリセル型の半導体集積回路に利用され、特に
、電子計算機による自動レイアウト設計に適した多層金
属配線プロセスのブロックのレイアウト方法を改善した
ポリセル型の半導体集積回路に関する。
、電子計算機による自動レイアウト設計に適した多層金
属配線プロセスのブロックのレイアウト方法を改善した
ポリセル型の半導体集積回路に関する。
本発明は、ポリセル型の半導体集積回路において、
上層配線により形成された電源および接地配線と、この
電源および接地配線と同一方向を主軸とした格子上に形
成された上層信号配線と、前記格子上に形成され上層配
線と下層配線とを接続するスルーホールと、格子間に形
成されセルと前記下層配線とを接続するコンタクトとを
備えることにより、 セル面積の縮小と、寄生抵抗削減による特性の向上とを
図ったものである。
電源および接地配線と同一方向を主軸とした格子上に形
成された上層信号配線と、前記格子上に形成され上層配
線と下層配線とを接続するスルーホールと、格子間に形
成されセルと前記下層配線とを接続するコンタクトとを
備えることにより、 セル面積の縮小と、寄生抵抗削減による特性の向上とを
図ったものである。
半導体集積回路は、その集積度の増大および多層金属配
線プロセス採用により、近年電子計算機による自動レイ
アウト設計が行われつつある。これには、レイアウトを
いくつかのブロックくセル）に分割し作成し、このブロ
ックを一つの箱として、チップ上での配置、およびブロ
ック間の配線を行う手法がとられる。
線プロセス採用により、近年電子計算機による自動レイ
アウト設計が行われつつある。これには、レイアウトを
いくつかのブロックくセル）に分割し作成し、このブロ
ックを一つの箱として、チップ上での配置、およびブロ
ック間の配線を行う手法がとられる。
このブロックとして、電源＄よび接地配線を平行に形成
し、その間にブロックのパターンを形成するセルがよく
使用される。これをポリセルという。狭義にはポリセル
とは、電源および接地配線間にのみ形成し、電源および
接地配線の外側にセル間配線を形成する状態であるが、
広義には単に電源および接地配線が平行に形成され、セ
ルパターンが外側に形成されてもよい（以後、ポリセル
は広義のものとする。）。なお、狭義のポリセルをあら
かじめ多く作成しておき、以後の多くの品種に繰り返し
使用するのをスタンダードセルライブラリという。
し、その間にブロックのパターンを形成するセルがよく
使用される。これをポリセルという。狭義にはポリセル
とは、電源および接地配線間にのみ形成し、電源および
接地配線の外側にセル間配線を形成する状態であるが、
広義には単に電源および接地配線が平行に形成され、セ
ルパターンが外側に形成されてもよい（以後、ポリセル
は広義のものとする。）。なお、狭義のポリセルをあら
かじめ多く作成しておき、以後の多くの品種に繰り返し
使用するのをスタンダードセルライブラリという。
従来の多層金属配線プロセスによるポリセルの例を第３
図、そのｘ−ｘ’における断面図を第４図、ならびにそ
の回路図を第５図に示す。ここでは、相補型ＭＯ３（Ｃ
ＭＯ３）のインバータ回路で二層アルミニウム配線プロ
セスである。
図、そのｘ−ｘ’における断面図を第４図、ならびにそ
の回路図を第５図に示す。ここでは、相補型ＭＯ３（Ｃ
ＭＯ３）のインバータ回路で二層アルミニウム配線プロ
セスである。
従来のポリセルでは、第−層電源配線（ＶＤＤ、）、お
よび第−層接地配線（ＧＮＤ＋）を第一層アルミニウム
配線で形成し、セル間配線を第二層アルミニウム配線Ｂ
１およびＢ２で形、成している。この際、多結晶シリコ
ン層Ｇ２で、電源および接地配線外へ引き出し、セルの
外側で第一層アルミニウム配線Ａ１を介して、第二層ア
ルミニウム配線に接続する。第二層アルミニウム配線Ｂ
１およびＢ２は主に垂直方向（電源および接地配線と直
角）に形成され（主軸が垂直方向と言う。）、かつその
Ｘ座標はあらかじめ定められた値しかとれない。
よび第−層接地配線（ＧＮＤ＋）を第一層アルミニウム
配線で形成し、セル間配線を第二層アルミニウム配線Ｂ
１およびＢ２で形、成している。この際、多結晶シリコ
ン層Ｇ２で、電源および接地配線外へ引き出し、セルの
外側で第一層アルミニウム配線Ａ１を介して、第二層ア
ルミニウム配線に接続する。第二層アルミニウム配線Ｂ
１およびＢ２は主に垂直方向（電源および接地配線と直
角）に形成され（主軸が垂直方向と言う。）、かつその
Ｘ座標はあらかじめ定められた値しかとれない。
これを垂直格子Ｖ１〜Ｖ５という。同様に、セル外では
、第一層アルミニウム配線の主軸は水平方向であり、水
平格子上に形成されている。ブロックの高さは、１００
〜１５０μｍ１および横幅は３０〜２００頗程度である
。
、第一層アルミニウム配線の主軸は水平方向であり、水
平格子上に形成されている。ブロックの高さは、１００
〜１５０μｍ１および横幅は３０〜２００頗程度である
。
なお、第二層アルミニウム配線をセル間接線のみならず
、一部はセル内配線に使用しても、または水平方向に一
部形成してもよい。
、一部はセル内配線に使用しても、または水平方向に一
部形成してもよい。
一般に、第一層アルミニウム配線と拡散層および多結晶
シリコン層との接続部をコンタクト（図において、０１
〜Ｃｌ２）、ならびに第一層アルミニウム配線と第二層
アルミニウム配線との接続部をスルーホール（図で、Ｔ
１およびＴ２）という。
シリコン層との接続部をコンタクト（図において、０１
〜Ｃｌ２）、ならびに第一層アルミニウム配線と第二層
アルミニウム配線との接続部をスルーホール（図で、Ｔ
１およびＴ２）という。
スルーホールとコンタクトは重ねて形成できない。
また、第二層アルミニウム配線から直接拡散層および多
結晶シリコン層へ接続できない（−度、第一層アルミニ
ウム配線に接続しコンタクトで接続する。）。
結晶シリコン層へ接続できない（−度、第一層アルミニ
ウム配線に接続しコンタクトで接続する。）。
第３図で、Ｂ１およびＢ２は第二層アルミニウム配線に
よるブロック間配線で、多結晶シリコン層はトランジス
タのゲートの他ブロック間配線との接続に使用している
。
よるブロック間配線で、多結晶シリコン層はトランジス
タのゲートの他ブロック間配線との接続に使用している
。
また、第４図において、１はＰ型シリコン基板、２はＮ
型ウェル（ＮＷ） 、３はＰ型ソース・ドレイン領域（
Ｐ）４は第−層電源配線（ＶＤＤ＋）、５は多結晶シリ
コン層（ゲー））Ｇ、６は第一層アルミニウム配線（Ａ
ｌ）、７は第二層アルミニウム配線（Ｂｌ）、および８
は絶縁層である。
型ウェル（ＮＷ） 、３はＰ型ソース・ドレイン領域（
Ｐ）４は第−層電源配線（ＶＤＤ＋）、５は多結晶シリ
コン層（ゲー））Ｇ、６は第一層アルミニウム配線（Ａ
ｌ）、７は第二層アルミニウム配線（Ｂｌ）、および８
は絶縁層である。
前述した従来のポリセル型の半導体集積回路には以下の
問題点がある。
問題点がある。
■ 第一層アルミニウム配線の膜厚は通常第二層アルミ
ニウム配線に比し約１／２であるため、エレクトロマイ
グレーションの問題、および電位降下（電源配線）また
は電位上昇（接地配線）の問題のため太くする必要があ
る。しかるに拡散層の層抵抗は高くなっているため、電
源および接地配線の下にトランジスタを形成できなくな
ったため、セル面積が増大する。
ニウム配線に比し約１／２であるため、エレクトロマイ
グレーションの問題、および電位降下（電源配線）また
は電位上昇（接地配線）の問題のため太くする必要があ
る。しかるに拡散層の層抵抗は高くなっているため、電
源および接地配線の下にトランジスタを形成できなくな
ったため、セル面積が増大する。
■ セル間配線への接続に多結晶シリコン層を使用する
ので寄生抵抗を生じる。このため特性が低下する。
ので寄生抵抗を生じる。このため特性が低下する。
本発明の目的は、前記の問題点を解消することにより、
セル面積の縮小化と、寄生抵抗の低減化とを図ったポリ
セル型の半導体集積回路を提供することにある。
セル面積の縮小化と、寄生抵抗の低減化とを図ったポリ
セル型の半導体集積回路を提供することにある。
本発明は、互いに平行に配置された電源および接地配線
と、ブロックのパターンを形成する複数のセルと、多層
配線とを備えたポリセル型の半導体集積回路において、
上層配線により形成された前記電源および接地配線と、
この電源および接地配線と同一方向を主軸とした格子上
に形成された上層信号配線と、前記格子上に形成され上
層配線と下層配線とを接続するスルーホールと、前記格
子間に形成され前記下層配線と前記セルとを接続するコ
ンタクトとを備えたことを特徴とする。
と、ブロックのパターンを形成する複数のセルと、多層
配線とを備えたポリセル型の半導体集積回路において、
上層配線により形成された前記電源および接地配線と、
この電源および接地配線と同一方向を主軸とした格子上
に形成された上層信号配線と、前記格子上に形成され上
層配線と下層配線とを接続するスルーホールと、前記格
子間に形成され前記下層配線と前記セルとを接続するコ
ンタクトとを備えたことを特徴とする。
電源および接地配線は上層配線で形成し、他の上層配線
による上層信号配線も前記電源および接地配線と同一方
向を主軸として格子上に形成する。
による上層信号配線も前記電源および接地配線と同一方
向を主軸として格子上に形成する。
そして、スルーホールは格子上に、コンタクトは格子間
に形成する。
に形成する。
従って、スルーホールとコンタクトとは重なることなく
、かつセル間配線とセル内部素子とは多結晶シリコン層
を介することなく直接に接続でき、寄生抵抗が減少し、
特性の向上が可能となる。また、電源および接地配線の
下部にもセルを形成できるようになり、セル面積の縮小
化が可能となる。
、かつセル間配線とセル内部素子とは多結晶シリコン層
を介することなく直接に接続でき、寄生抵抗が減少し、
特性の向上が可能となる。また、電源および接地配線の
下部にもセルを形成できるようになり、セル面積の縮小
化が可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す上面図であり、第５
図に示すＣＭＯ３回路をパターン化したもので第３図の
従来例に対応するものである。なお、Ｎ型ウェルのパタ
ーンは省略しである。
図に示すＣＭＯ３回路をパターン化したもので第３図の
従来例に対応するものである。なお、Ｎ型ウェルのパタ
ーンは省略しである。
本第−実施例は、水平方向に互いに平行に配置され、上
層配線により形成された第二層電源配線ＶＤＤ２および
第二筒接地配線Ｇ Ｎ Ｄ ２ と、この第二層電源配
線ＶＤＤ２および第二層接地配線ＧＮＤ、と同一方向を
主軸とした格子Ｈ２、Ｈ３およびＨ６上にそれぞれスル
ーホールＴｌ、Ｔ２およびＴ３を介して形成された第二
層アルミニウム配線Ｂ１、Ｂ２およびＢ３と、第二層電
源配線ＶＤＤ、および第二層接地配線ＧＮＤ、と垂直方
向に格子間に配置されたコンタク）Ｃ１〜Ｃ９を介して
形成された第−層アルミニウム配線Ａ１、Ａ２およびＡ
３と、多結晶シリコン層Ｇとを備えている。なお、第−
層アルミニウム配線Ａ３はスルーホールＴ４を介して第
二筒接地配線Ｇ Ｎ Ｄ ２にも接続される。なお、第
１図において、ＮはＮチャンネルＭＯＳトランジスタ、
およびＰはＰチャンネルＭＯＳトランジスタである。
層配線により形成された第二層電源配線ＶＤＤ２および
第二筒接地配線Ｇ Ｎ Ｄ ２ と、この第二層電源配
線ＶＤＤ２および第二層接地配線ＧＮＤ、と同一方向を
主軸とした格子Ｈ２、Ｈ３およびＨ６上にそれぞれスル
ーホールＴｌ、Ｔ２およびＴ３を介して形成された第二
層アルミニウム配線Ｂ１、Ｂ２およびＢ３と、第二層電
源配線ＶＤＤ、および第二層接地配線ＧＮＤ、と垂直方
向に格子間に配置されたコンタク）Ｃ１〜Ｃ９を介して
形成された第−層アルミニウム配線Ａ１、Ａ２およびＡ
３と、多結晶シリコン層Ｇとを備えている。なお、第−
層アルミニウム配線Ａ３はスルーホールＴ４を介して第
二筒接地配線Ｇ Ｎ Ｄ ２にも接続される。なお、第
１図において、ＮはＮチャンネルＭＯＳトランジスタ、
およびＰはＰチャンネルＭＯＳトランジスタである。
本発明の特徴は、第１図において、電源配線、接地配線
およびブロック間信号配線を図示のように配設したこと
にある。
およびブロック間信号配線を図示のように配設したこと
にある。
本第−実施例によると、コンタクトは水平格子間に形成
されているのでスルーホールと重なることがない。この
様に、セル間配線とセル内部の素子は多結晶シリコンを
介することなく直接接続できるので、寄生抵抗は小さく
なる。
されているのでスルーホールと重なることがない。この
様に、セル間配線とセル内部の素子は多結晶シリコンを
介することなく直接接続できるので、寄生抵抗は小さく
なる。
第２図は本発明の第二実施例を示す上面ズである。本第
二実施例は、電源配線および接地配線の下部および外側
にセルを形成した場合で、Ｎ型ウェルパターンは省略し
である。
二実施例は、電源配線および接地配線の下部および外側
にセルを形成した場合で、Ｎ型ウェルパターンは省略し
である。
本第二実施例は、水平方向を主軸Ｈ１〜Ｈ１ｌとして、
この主軸方向に互いに平行して形成された第二層電源配
線ＶＤＤ２および第二筒接地配線ＧＮＤ２と、主軸Ｈ２
の格子上に形成された第二層アルミニウム配線Ｂ１と、
主軸Ｈ６およびＨＩＯの格子上にそれぞれスルーホール
Ｔ２ＪよびＴ４を介して形成された第二層アルミニウム
配線Ｂ２およびＢ３と、格子間に配置されたコンタクト
Ｃ１〜Ｃ２１を介して形成された第−層アルミニウム配
線Ａ１〜Ａ４と、多結晶シリコン層Ｇとを備えている。
この主軸方向に互いに平行して形成された第二層電源配
線ＶＤＤ２および第二筒接地配線ＧＮＤ２と、主軸Ｈ２
の格子上に形成された第二層アルミニウム配線Ｂ１と、
主軸Ｈ６およびＨＩＯの格子上にそれぞれスルーホール
Ｔ２ＪよびＴ４を介して形成された第二層アルミニウム
配線Ｂ２およびＢ３と、格子間に配置されたコンタクト
Ｃ１〜Ｃ２１を介して形成された第−層アルミニウム配
線Ａ１〜Ａ４と、多結晶シリコン層Ｇとを備えている。
そして、ＰチャンネルＭＯ３）ランジスタＰは第二層電
源配線ＶＤＤ２の下部にも設けられ、ＮチャンネルＭＯ
３）ランジスタＮは第二筒接地配線ＧＮＤ２の下部にも
設けられ、第二層電源配線ＶＤＤ２ と第−層アルミニ
ウム配線Ａ１とはスルーホールＴ１により接続され、第
二筒接地配線Ｇ Ｎ Ｄ ２ と第−層アルミニウム配
線Ａ４とはスルーホールＴ３により接続される。
源配線ＶＤＤ２の下部にも設けられ、ＮチャンネルＭＯ
３）ランジスタＮは第二筒接地配線ＧＮＤ２の下部にも
設けられ、第二層電源配線ＶＤＤ２ と第−層アルミニ
ウム配線Ａ１とはスルーホールＴ１により接続され、第
二筒接地配線Ｇ Ｎ Ｄ ２ と第−層アルミニウム配
線Ａ４とはスルーホールＴ３により接続される。
本発明の特徴は、第２図において、電源および接地配線
と、ブロック間信号配線とを図示のように配設したこと
にある。
と、ブロック間信号配線とを図示のように配設したこと
にある。
本第二実施例では、電源および接地配線の下および外側
にＭＯＳ）ランジスタを形成しているため、第１図の第
一実施例に比べ、セル面積を小さくできる利点がある。
にＭＯＳ）ランジスタを形成しているため、第１図の第
一実施例に比べ、セル面積を小さくできる利点がある。
以上説明したように、本発明は、上層配線で電源および
接地配線を形成し、上層配線による信号線をそれらと同
一方向を主軸とした格子上に形成し、スルーホールは格
子上、およびコンタクトは格子間に形成することにより
、電源および接地配線の幅の削減および同配線下、同配
線外への素子の形成によるセル面積の縮小、ならびに寄
生抵抗削減による特性の向上の効果がある。
接地配線を形成し、上層配線による信号線をそれらと同
一方向を主軸とした格子上に形成し、スルーホールは格
子上、およびコンタクトは格子間に形成することにより
、電源および接地配線の幅の削減および同配線下、同配
線外への素子の形成によるセル面積の縮小、ならびに寄
生抵抗削減による特性の向上の効果がある。
第４図はそのｘ−ｘ’模式的断面図。
第５図はＣＭＯＳインバータ回路図。
１・・・Ｐ型シリコン基板、２、ＮＷ・・・Ｎ型ウェル
、３・・・Ｐ型ソース・ドレイン領域、４、ＶＤＤ、・
・・第−層電源配線、５、Ｇ５Ｇ１、Ｇ２・・・多結晶
シリコン層、６、Ａ１−Ａ４・・・第一アルミニウム配
線、７、Ｂ１−Ｂ５・・・第二層アルミニウム配線、８
・・・絶縁層、Ｃ１〜Ｃ２１・・・コンタクト、ＧＮＤ
。
、３・・・Ｐ型ソース・ドレイン領域、４、ＶＤＤ、・
・・第−層電源配線、５、Ｇ５Ｇ１、Ｇ２・・・多結晶
シリコン層、６、Ａ１−Ａ４・・・第一アルミニウム配
線、７、Ｂ１−Ｂ５・・・第二層アルミニウム配線、８
・・・絶縁層、Ｃ１〜Ｃ２１・・・コンタクト、ＧＮＤ
。
・・・第−層接地配線、Ｇ Ｎ Ｄ ２・・・第二層接
地配線、Ｈｌ−Ｈｌｔ・・・水平格子、Ｎ・・・Ｎチャ
ンネルＭＯＳトランジスタ、Ｐ・・・ＰチャンネルＭＯ
３）ランジスタ、Ｔ１〜Ｔ４・・・スルーホール、ＶＤ
Ｄ２・・・第二層電源配線、■１〜Ｖ５・・・垂直格子
。
地配線、Ｈｌ−Ｈｌｔ・・・水平格子、Ｎ・・・Ｎチャ
ンネルＭＯＳトランジスタ、Ｐ・・・ＰチャンネルＭＯ
３）ランジスタ、Ｔ１〜Ｔ４・・・スルーホール、ＶＤ
Ｄ２・・・第二層電源配線、■１〜Ｖ５・・・垂直格子
。
第１図は本発明の第一実施例を示す上面図。
第２図は本発明の第二実施例を示す上面図。
第３図は従来例を示す上面図。
肩−実測例（上ｒＭ：Ｕ図）
尾 １ 回
右二夷第例（よ面（１２］）
肩２ 回
従太例（二面図）
肩 ３ 回
促東側（芹−図Ｘ−Ｘ訂面図面
図
回
Claims (1)
- 【特許請求の範囲】 １、互いに平行に配置された電源および接地配線と、ブ
ロックのパターンを形成する複数のセルと、多層配線と
を備えたポリセル型の半導体集積回路において、 上層配線により形成された前記電源および接地配線と、 この電源および接地配線と同一方向を主軸とした格子上
に形成された上層信号配線と、 前記格子上に形成され上層配線と下層配線とを接続する
スルーホールと、 前記格子間に形成され前記下層配線と前記セルとを接続
するコンタクトと を備えたことを特徴とする半導体集積回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10224289A JPH02280353A (ja) | 1989-04-20 | 1989-04-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10224289A JPH02280353A (ja) | 1989-04-20 | 1989-04-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280353A true JPH02280353A (ja) | 1990-11-16 |
Family
ID=14322154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10224289A Pending JPH02280353A (ja) | 1989-04-20 | 1989-04-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056965A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びその製造方法 |
| US7501689B2 (en) | 2004-02-20 | 2009-03-10 | Kabushiki Kaisha Toshiba | Upper-layer metal power standard cell |
| JP2010074125A (ja) * | 2008-08-19 | 2010-04-02 | Renesas Technology Corp | 半導体装置 |
| JP2015015502A (ja) * | 2008-08-19 | 2015-01-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119648A (ja) * | 1982-01-08 | 1983-07-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS62154754A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体集積回路装置 |
-
1989
- 1989-04-20 JP JP10224289A patent/JPH02280353A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS58119648A (ja) * | 1982-01-08 | 1983-07-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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