JPH04216668A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH04216668A
JPH04216668A JP2402537A JP40253790A JPH04216668A JP H04216668 A JPH04216668 A JP H04216668A JP 2402537 A JP2402537 A JP 2402537A JP 40253790 A JP40253790 A JP 40253790A JP H04216668 A JPH04216668 A JP H04216668A
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JP
Japan
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wiring
cell
cells
layer
wiring path
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Application number
JP2402537A
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English (en)
Inventor
Masashi Yonemaru
政司 米丸
Yoshiki Shibata
柴田　喜樹
Yoichi Nakamura
陽一 中村
Tamotsu Toyooka
有 豊岡
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Publication of JPH04216668A publication Critical patent/JPH04216668A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にゲートアレイ方式およびスタンダードセル方式の半
導体集積回路に関する。
【０００２】
【従来の技術】ＣＡＤ（コンピューター・エイデッド・
デザイン）により半導体集積回路を設計する場合、イン
バータ等の特定の機能を有する回路を構成する複数のセ
ルを配列してセル列を構成すると共に、このセル列を所
定間隔をあけて複数配置して各セル列間に配線領域を形
成するセル方式が用いられている。このセル方式として
は、予めセル領域が固定されたゲートアレイ方式や、よ
り自由度の高いスタンダードセル方式がある。
【０００３】図８は、従来のスタンダードセル方式を採
用した半導体集積回路のセルの構成を示す図である。こ
の半導体集積回路のセルのレイアウトは、インバータ論
理セルのレイアウトである。
【０００４】図８において、２点鎖線で囲まれた矩形の
領域がセル５４となる。このセル５４の縦方向の両隣は
配線領域となっている。セル５４内には、相補型ＭＯＳ
インバータを構成するｐチャンネル型ＦＥＴの能動素子
領域５６とｎチャンネル型ＦＥＴの能動素子領域５７と
を縦に並べて配置している。５５は上記ｐチャンネルＦ
ＥＴのｎウェルである。上記能動素子領域５６，５７の
ゲート６２は、セル５４の中央付近で、コンタクト６３
を介して第１層配線路６９に接続し、さらにコンタクト
７０を介して上層の入力端子配線路６７に接続している
。 能動素子領域５６，５７及びゲート６２の上層には多層
の配線層を形成している。そして、第１層配線路６９は
、この多層の配線層の下層側の第１層（図８に１点鎖線
で示す。）に形成している。また、入力端子配線路６７
は、この多層の配線層における上層側の第２層（図８に
実線で示す。）に形成している。この入力端子配線路６
７は、セル５４の縦方向の両隣の配線領域まで延びてい
る。上記入力端子配線路６７相補型ＭＯＳインバータに
おける入力端子となる。
【０００５】ｐチャンネル型ＦＥＴの能動素子領域５６
におけるドレイン及びｎチャンネル型ＦＥＴの能動素子
領域５７におけるドレインは、それぞれ複数のコンタク
ト６４・・・を介して、第１層配線路６５に接続してい
る。第１層配線路６５は、上記多層の配線層における下
層側の第１層に形成している。そして、この第１層配線
路６５は、セル５４の中央付近で、コンタクト６６を介
して上層の出力端子配線路６８に接続している。出力端
子配線路６８は多層の配線層における上層側の第２層に
形成している。この出力端子配線路６８は、上記入力端
子配線路６７と並んでセル５４の縦方向の両隣の配線領
域まで延びている。上記出力端子配線路６８は相補型Ｍ
ＯＳインバータにおける出力端子となる。
【０００６】ｐチャンネル型ＦＥＴの能動素子領域５６
におけるソースは、複数のコンタクト５８・・・を介し
て、このソースの上方の電源電圧配線路６０に接続して
いる。また、ｎチャンネル型ＦＥＴの能動素子領域５７
におけるソースは、複数のコンタクト５９・・・を介し
て、このソースの上方の接地電圧配線路６１に接続して
いる。これらの電源電圧配線路６０及び接地電圧配線路
６１は、多層の配線層における下層側の第１層に形成し
ている。能動素子領域５６のソースに接続する電源電圧
配線路６０は、上記下層側の第１層内で縦方向の一方の
配線領域まで延びている。上記配線領域まで延びた電源
電圧配線路６０は、セル５４に電源電圧を印加する端子
となる。また、能動素子領域５７のソースに接続する接
地電圧配線路６１は、上記下層側の第１層内で縦方向の
他方の配線領域まで延びている。上記配線領域まで延び
た接地電圧配線路６１はセル５４に接地電位を印加する
端子となる。
【０００７】図９は、図８に示すセル５４と同様に、電
源電圧および接地電圧をセルに印加するための配線路が
、多層の配線層における下層の配線層に形成され、夫々
特定の機能を持つセルを用いたスタンダードセル方式の
半導体集積回路である。図９において、７１は夫々特定
の機能を持つセル、７２は多層の配線層における下層側
の第１層に形成した配線パターン、７３は多層の配線層
における上層側の第２層に形成した配線パターン、７４
は上記第１層に形成した配線パターン７２と上記第２層
に形成した配線パターン７３を接続するコンタクト、７
５は上記多層の配線層における下層側の第１層に形成さ
れ、電源電圧をセル７１に印加する配線パターン、７６
は上記第１層に形成され、接地電位をセル７１に印加す
る配線パターンである。
【０００８】図９におけるセル７１の並びが、セル列を
形成しセル領域となる。また、各セル列の間が配線領域
となる。図９の半導体集積回路では、３列のセル列を使
用し、中央のセル列の横方向の両側で計５本の配線パタ
ーンが中央のセル列を迂回している。
【０００９】
【発明が解決しようとする課題】上記従来のスタンダー
ドセル方式の半導体集積回路には以下に述べる問題があ
る。
【００１０】まず第１に、電源電圧及び接地電圧をセル
７１に印加する配線パターン７５および７６が配線領域
にあるので、セル７１への電力供給を安定にするために
、この配線パターン７５，７６の配線幅を広くとると配
線領域ばかりが広くなり、チップ面積の増大を招くとい
う問題がある。また、上記配線パターン７５，７６の配
線幅を狭くすると、セルの動作時における電流消費によ
る電圧変動が大きく、セルの動作が不安定になり、近年
の高速動作への要求に答えることができないという問題
が生じる。
【００１１】第２に、図９の配線構造によれば、セル列
を迂回するためにセル列の両サイドに配線領域が必要と
なるので、配線効率が悪く、しかも、配線長も長くなる
。このため、チップ面積が増大すると共に、配線容量が
大きくなり、高速動作にとって非常に不利になるという
問題がある。
【００１２】そこで、本発明の目的は、チップ面積を必
要以上に増大させることなく電源電圧及び接地電圧を供
給するための配線の幅を広くとることができると共に、
セル列を迂回するような長大な配線を減少させることが
でき、チップ面積の増大および配線長の増大による動作
速度の低下を抑えて、高速で安定に動作できる省面積な
半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体集積回路は、基板上に、夫々複数の素子
を有する複数のセルを配列してなるセル列を所定間隔を
あけて配置し、上記セル列とセル列との間の配線領域お
よび上記セル列上に上記複数のセルを配線する多層の配
線層を設けて、所定の機能を持つ回路を構成した半導体
集積回路において、上記多層の配線層のうちの最上層の
配線層は、上記セル列の方向に延びて、上記セル列に含
まれる複数のセルに電源電圧を印加する電源配線路と、
上記セル列の方向に延びて、上記セル列に含まれる複数
のセルに接地電位を印加する接地配線路とを有して、上
記電源配線路と接地配線路は上記セル列の略全面を覆い
、上記多層の配線層のうち下層の配線層は、上記セル列
中のセルとセルとの境界線の上方領域を貫通する貫通配
線路と、上記セル上に形成され、上記セル内の各素子を
配線する素子用配線路とを有することを特徴としている
。
【００１４】また、上記複数のセルが、夫々特定の機能
を有するスタンダードセルであることが望ましい。
【００１５】また、上記セル列は配線路用のセルを備え
、上記配線路用のセルの上の最上層の配線層は上記電源
配線路と上記接地配線路を有し、上記配線路用のセルと
上記最上層の配線層との間に上記セル列の上方領域を貫
通する貫通配線路を有することが望ましい。
【００１６】また、上記複数のセルが全て同一の構造を
持つ基本セルであるゲートアレイ方式を採用することが
望ましい。
【００１７】
【作用】上記構成によれば、電源配線路および接地配線
路が、上記多層の配線層のうちの最上層の配線層にある
と共に上記セル列の略全面を覆うので、上記電源配線路
および接地配線路が、上記セル列が延びる方向と直角方
向に上記セル列からはみ出さない範囲で、上記電源配線
路および接地配線路の幅が広くなる。したがって、配線
領域の増大とチップ面積の増大を招くことなしに、上記
セル列の各セルの高速動作時にも安定した電圧がセルに
供給されて、上記各セルが安定に動作する。しかも、上
記電源配線路と接地配線路が上記セル列の略全面を覆う
ので、上記セル列のセル内の素子は、上記電源配線路と
接地配線路によってシールドされることになり、耐ノイ
ズ性能が向上する。
【００１８】また、上記電源配線路と接地配線路が上記
セル列の略全面を覆うことによって、上記セル列のセル
内の素子と上記電源配線路および接地配線路とのコンタ
クトの位置設定の自由度が増して、上記セル内の配線効
率も向上する。
【００１９】また、上記セル列中のセルとセルとの境界
線の上方領域を貫通する貫通配線路が上記多層の配線層
のうち下層の配線層にあるので、上記セル列の両隣のセ
ル列のセル同士あるいは上記セル列の両隣よりも更に遠
くのセル列のセル同士を、上記貫通配線路を介して継な
げる。このため、上記セル列を迂回する長大な配線路が
減少させられるので、配線領域が小さくなって、配線長
が短くなると共に配線容量が小さくなって、高速動作が
可能な省面積の半導体集積回路になる。
【００２０】また、上記複数のセルが、夫々特定の機能
を有するスタンダードセルである場合には、上記半導体
集積回路はスタンダードセル方式の半導体集積回路にな
る。
【００２１】また、上記セル列は配線路用のセルを備え
、上記配線路用のセルの上の最上層の配線層は上記電源
配線路と上記接地配線路を有し、上記配線路用のセルと
上記最上層の配線層との間に上記セル列の上方領域を貫
通する貫通配線路を有する場合には、上記配線路用のセ
ルの上方を貫通する貫通配線路が上記最上層の配線層の
下方にあるので、上記セル列の両隣のセル列のセル同士
あるいは上記セル列の両隣よりも更に遠くのセル列のセ
ル同士を、上記セルとセルの境界線の上方領域を貫通す
る貫通配線路だけでなく上記配線路用のセルの上方を貫
通する貫通配線路を介して継なげるようになる。このた
め、上記セル列を迂回する長大な配線路が更に減少させ
られるので、更に配線領域と配線長と配線容量が小さく
なって、より高速動作が可能な省面積の半導体集積回路
になる。
【００２２】また、上記複数のセルが全て同一の構造を
持つ基本セルであるゲートアレイ方式を採用した場合に
は、上記半導体集積回路はゲートアレイ方式の半導体集
積回路になる。
【００２３】
【実施例】以下、本発明を図示の実施例により詳細に説
明する。
【００２４】図１は、本発明の半導体集積回路の第１の
実施例に用いるセルの構成を示す図である。この実施例
は、スタンダードセル方式の半導体集積回路である。上
記セルのレイアウトはインバータ論理セルのレイアウト
である。図１において、２点鎖線で囲まれた矩形の領域
がセル１となる。このセル１の縦方向の両隣は配線領域
となる。セル１の内部には、相補型ＭＯＳインバータを
構成するｐチャンネル型ＦＥＴの能動素子領域２と、ｎ
チャンネル型ＦＥＴの能動素子領域３とを縦に並べて配
置している。これらの能動素子領域２，３のゲート４は
ポリシリコン層からなり、セル１の中央部に形成してい
る。また、５はｐチャンネル型ＦＥＴのｎウェルである
。 上記ゲート４は、コンタクト６を介して多層の配線層の
うち下層の配線層である第１層金属配線層に形成した入
力端子配線路７，８に接続している。配線領域まで延び
る上記入力端子配線路７，８が、インバータ論理セルで
あるセル１の入力端子となる。ｐチャンネル型ＦＥＴの
能動素子領域２におけるドレイン及びｎチャンネル型Ｆ
ＥＴの能動素子領域３におけるドレインは、それぞれ複
数のコンタクト９・・・を介して、多層の配線層のうち
下層の配線層である第１層金属配線層に形成した出力端
子配線路１０に接続している。この出力端子配線路１０
は、縦方向の両端部がそれぞれ配線領域まで延びており
、インバータ論理セルであるセル１の出力端子となる。 ｐチャンネル型ＦＥＴの能動素子領域２のソースは、複
数のコンタクト１１・・・を介して、多層の配線層のう
ち下層の配線層である第１層金属配線層に形成した第１
層金属配線路１２に接続している。ｎチャンネル型ＦＥ
Ｔの能動素子領域３のソースは、複数のコンタクト１３
・・・を介して、上記第１層金属配線層に形成した第１
層金属配線路１４に接続している。上記第１層金属配線
路１２は、コンタクト１５を介して、上記多層の配線層
のうちの最上層の配線層である第２層金属配線層に形成
した電源電圧配線路１６に接続している。また、上記第
１層金属配線路１４は、コンタクト１５を介して、上記
第２層金属配線層に形成した接地電圧配線路１７に接続
している。また、上記電源電圧配線路１６と接地電圧配
線路１７は、上記セル１の上部の略全面を覆うように幅
広に形成している。また、上記セル１の、上記電源電圧
配線路１６および接地電圧配線路１７と直交する境界線
上に、多層の配線層のうち下層の配線層である上記第１
層金属配線層に形成した貫通配線路１８，１９を形成し
ている。
【００２５】図２は、図１に示すセル１と同様、電源電
圧および接地電圧をセルに印加すると共にセルの略全面
を覆う幅広の配線路が多層の配線層の最上層の配線層に
形成され、しかも、上記セルの、上記幅広の配線路と直
交する境界線の上方を貫通する貫通配線路が多層の配線
層のうちの下層の配線層に形成され、夫々特定の機能を
持つセルを用いたスタンダードセル方式の上記第１の実
施例の半導体集積回路の一部を示す図である。
【００２６】図２において、２０は上記夫々特定の機能
を持つセル、２１は上記多層の配線層のうち最上層の配
線層である第２層金属配線層に形成した第２層配線パタ
ーン、２２は上記多層の配線層のうち下層の配線層であ
る第１層金属配線層に形成した第１層配線パターン、２
３は第１層配線パターン２２と第２層配線パターン２１
とを接続するコンタクト、２４はセルとセルとの境界線
上に配置した貫通線用の貫通配線路であり、上記第１層
金属配線層に形成している。１６は電源電圧をセル２０
に供給する幅広の電源電圧配線路であり、上記第２層金
属配線層に形成している。１７は接地電圧をセル２０に
供給する幅広の接地電圧配線路であり、上記第２層金属
配線層に形成している。上記セル２０の並びがセル列を
形成し、セル領域をなす。また、各セル列の間が配線領
域となる。
【００２７】上記構成のスタンダード方式の半導体集積
回路においては、上記電源電圧配線路１６及び接地電圧
配線路１７を上記最上層の配線層である第２層金属配線
層に形成しており、上記電源電圧配線路１６と接地電圧
配線路１７はセル領域を覆うように幅広に形成している
。従って、上記電源電圧配線路１６と接地電圧配線路１
７がなす電源配線の抵抗が小さくなり、セル２０内の素
子が動作したときに消費する電流によって起こる電源電
圧の変動を抑えることができる。また、上記電源配線が
、セル２０の上方を覆っているので、上記電源配線の存
在が、セル面積や配線領域を広げることがない。さらに
、幅広に形成し上記電源配線がセル２０の内部をシール
ドするので、雑音にも強くなる。
【００２８】また、セル２０とセル２０の境界線上を貫
通する貫通配線路２４をセル間の配線に利用しているの
で、セル列を迂回する配線が少なくなって、配線長が短
くなるので、配線容量が小さくなり、高速動作に有利に
なると共に、配線領域が小さくなりチップ面積を小さく
できる。
【００２９】このようなスタンダードセル方式の半導体
集積回路は、セル及び配線を目的の回路となるように、
ＣＡＤにより自動配置配線して構成する。このときセル
境界上に設置した貫通配線路をＣＡＤで認識し、必要に
応じてセル間の配線に使用し自動配置配線する。
【００３０】スタンダードセル方式の半導体集積回路を
ＣＡＤで自動配置配線を行うには、配置する配線の位置
基準として格子座標を設定する。この自動配置配線では
、縦方向の配線路と横方向の配線路とを夫々別の配線層
に形成して格子線上に配線する。そして、上記格子線の
格子点において両配線の配線路を接続するコンタクトを
配置する。ここで、格子線の線間の間隔は、配線路の幅
と配線路間のスペーシングおよびコンタクトの大きさと
その間隔等からデザインルール的に問題のない最適の間
隔を設定する。従って、上記自動配置配線によって配線
したスタンダードセル方式の半導体集積回路のセルは、
そのセルの大きさや入出力端子等の位置が上記格子座標
にのっていなければならない。また、上記セルの並び方
向の境界付近には、隣の別のセルに上記セルの素子がは
み出さないように、素子が存在しない余白部分が必要で
ある。また、セルの並び方向の幅は上記の格子線の線間
の間隔の倍数に規定されるから、この制約からも上記素
子が存在しない余白部分は生じやすい。したがって、ほ
とんどのセルにおいてセルとセルとの境界線上に上記貫
通配線路を設置してもセル面積を拡大させる必要がない
場合が多い。また、上記セル面積を拡大させるとしても
、上記格子線の線間の間隔の１倍程度の拡大ですむセル
が多いので、貫通配線路の数が増えることによる配線効
率向上に伴うチップ面積低減効果のほうが大きく、チッ
プ面積が大きくなることはない。
【００３１】次に、第２の実施例を図３に示す。この実
施例は、セル列が配線路用のセル３２を備える点のみが
、前述の第１の実施例と異なる点である。前述の第１の
実施例と同一部分には同一番号を付して、前述の第１の
実施例と異なる点を重点的に説明する。
【００３２】図３に示す配線路用のセル３２のレイアウ
トを図４に示す。図４において、２５はｐチャンネルＦ
ＥＴ領域のｎウェル、１６は電源電圧供給用の電源電圧
配線路であり、多層の配線層のうちの最上層の配線層で
ある第２層金属配線層に形成している。１７は接地電圧
供給用の接地電圧配線路であり、上記第２層金属配線路
に形成している。２８は上記セル３２の上方領域を貫通
する貫通配線路であり、多層の配線層のうちの下層の配
線層である第１層金属配線層に形成している。２９，３
０は配線路用のセル３２の境界線上の上記第１層金属配
線層に形成した貫通配線路である。
【００３３】図３は、上記配線路用のセル３２を有し、
自動配置配線により配線した上記第２の実施例の半導体
集積回路の一部を示す図である。図３において、２０は
特定の機能を持つセル、３２は配線路用のセル、２２は
上記第１層金属配線層に形成した第１層配線パターン、
２１は上記第２層金属配線層に形成した第２層配線パタ
ーン、２３は上記第１層配線パターン２２と第２層配線
パターン２１とを接続するコンタクト、１６は電源電圧
供給用の電源配線路であり、上記第２層金属配線層に形
成している。１７は接地電圧供給用の接地電圧配線路で
あり、第２層金属配線層に形成している。２４はセル境
界線上に設置した貫通配線路である。上記第２の実施例
では、前述の第１の実施例と同様に、セル境界線上に貫
通配線路２４を設置しておくことによってこの貫通配線
路２４を配線に利用できる。しかも、それ以上の配線路
が必要になったときにおいても、上記第２の実施例では
、配線路がセル列を迂回して配線長が長くならないよう
にするために、上記セル３２の上方を貫通する貫通配線
路２８を備えているので、上記貫通配線路２８とセル境
界上の上記貫通配線路２４と合わせて配線に利用して、
自動配置配線を行うことによって、配線効率を特に向上
させることができる。
【００３４】次に、第３の実施例を説明する。この第３
の実施例の半導体集積回路はゲートアレイ方式であって
、この半導体集積回路が有する複数のセルは全て同一の
構造を持つ基本セルである。上記第３の実施例の上記基
本セルを図５に示す。また、図６は上記基本セルを用い
て２入力ＮＡＮＤを構成したものを示している。図５に
おいて、３９は上記基本セル（２点鎖線で囲んだ領域）
、４０はｐチャンネル型ＦＥＴのｎウェル、４１はｐチ
ャンネル型ＦＥＴの能動素子領域、４２はｎチャンネル
型ＦＥＴの能動素子領域である。コンタクト４３は、上
記ｐチャンネル型ＦＥＴおよびｎチャンネル型ＦＥＴの
能動素子領域４１，４２のＦＥＴのソースとドレインを
、多層の配線層のうち下層の配線層である第１層金属配
線層に形成した素子用配線路としての端子配線路４４に
接続している。コンタクト４６は、ｐチャンネルＦＥＴ
のゲート４５を、上記第１層金属配線層に形成した図６
に示す端子５１，５２に接続する。コンタクト５０は、
上記第１層金属配線層の端子配線路４４と、多層の配線
層のうち最上層の配線層である第２層金属配線層に形成
した素子用の配線路５５とを接線する。また、コンタク
ト５６は、上記端子配線路４４と、上記第２層金属配線
層に形成した幅広の接地電圧配線路４９とを接続する。 コンタクト５７は、上記端子配線路４４と、上記第２層
金属配線層に形成した幅広の電源電圧配線路４８とを接
続する。また、セル境界線上の上記第２層金属配線層に
は、貫通配線路４７を形成している。図５に示す基本セ
ルを図６に示すように配線すると図７に示すＮＡＮＤゲ
ートが構成できる。図７において、５１，５２は入力端
子、５３は出力端子である。上記基本セルを並べた半導
体集積回路をマスタースライスとして用意しておき、こ
のマスタースライスを自動配線して、所望の機能を持つ
上記実施例の半導体集積回路を形成する。
【００３５】上記ゲートアレイ方式の実施例は、前述の
第１の実施例と同様に、幅広の電源電圧配線路４８と接
地電圧配線路４９とが上記基本セルの略全面を覆うので
、高速動作時にも安定した電圧を上記基本セルに供給で
きると共に、上記セル境界線上の貫通配線路４７を上記
基本セルが並ぶセル列をはさむセル間配線に利用して、
セル列を迂回する長大な配線を減少させることができる
。したがって、上記第３の実施例によれば、高速で安定
に動作できる省面積かつ耐ノイズ性の高いゲートアレイ
方式の半導体集積回路を実現できる。
【００３６】
【発明の効果】以上の説明より明らかなように、本発明
の半導体集積回路は、電源配線路および接地配線路が、
多層の配線層のうちの最上層の配線層にあると共に、セ
ル列の略全面を覆うので、上記電源配線路および接地配
線路が、上記セル列が延びる方向と直角方向に、上記セ
ル列からはみ出さない範囲で、上記電源配線路および接
地配線路を幅広にすることができる。したがって、本発
明によれば、配線領域の増大とチップ面積の増大を招く
ことなしに、高速動作時にも安定した電圧をセルに印加
できる半導体集積回路を実現できる。しかも、上記電源
配線路と接地配線路が上記セル列の略全面を覆うので、
上記セル列のセル内の素子は、上記電源配線路と接地配
線路によってシールドされることになり、耐ノイズ性能
を向上できる。また、上記電源配線路と接地配線路が上
記セル列の略全面を覆うので、上記セル列のセル内の素
子と上記電源配線路および接地配線路とのコンタクトの
位置設定の自由度を増すことができ、上記セル内の配線
効率も向上できる。更に、上記セル列中のセルとセルと
の境界線の上方領域を貫通する貫通配線路が上記多層の
配線層のうち下層の配線層にあるので、上記セル列の両
隣のセル列のセル同士あるいは上記セル列の両隣よりも
更に遠くのセル列のセル同士を、上記貫通配線を介して
継なぐことができる。このため、上記セル列を迂回する
長大な配線路を減少でき、配線領域および配線容量を小
さくできて、高速動作が可能な省面積の半導体集積回路
を実現できる。
【００３７】また、上記複数のセルが、夫々特定の機能
を有するスタンダードセルである場合には、上記半導体
集積回路をスタンダードセル方式の半導体集積回路にで
きる。
【００３８】また、上記セル列は配線路用のセルを備え
、上記配線路用のセルの上の最上層の配線層は上記電源
配線路と上記接地配線路を有し、上記配線路用のセルと
上記最上層の配線層との間に上記セル列の上方領域を貫
通する貫通配線路を有する場合には、上記セル列の両隣
のセル列のセル同士あるいは上記セル列の両隣よりも更
に遠くのセル列のセル同士を、上記セルとセルとの境界
線の上方領域を貫通する貫通配線路だけでなく、上記配
線路用のセルの上方を貫通する貫通配線路を介して、接
続できるようになる。このため、上記セル列を迂回する
長大な配線路を更に減少でき、更に配線領域および配線
容量を小さくできて、より高速動作が可能な省面積の半
導体集積回路を実現できる。
【００３９】また、上記複数のセルが全て同一の構造を
持つ基本セルであるゲートアレイ方式を採用した場合に
は、上記半導体集積回路をゲートアレイ方式の半導体集
積回路にできる。
【図面の簡単な説明】
【図１】　　本発明の半導体集積回路の第１の実施例の
セルの構成を示す図である。
【図２】　　上記第１の実施例の半導体集積回路の一部
を示す図である。
【図３】　　本発明の第２の実施例の半導体集積回路の
一部を示す図である。
【図４】　　上記第２の実施例の配線路用のセルの構成
を示す図である。
【図５】　　本発明の第３の実施例の基本セルの構成を
示す図である。
【図６】　　上記第３の実施例の基本セルを用いて構成
した２入力ＮＡＮＤの図である。
【図７】　　上記２入力ＮＡＮＤの回路図である。
【図８】　　従来の半導体集積回路のセルの構成を示す
図である。
【図９】　　上記従来の半導体集積回路を示す図である
。
【符号の説明】
１，２０，５４　　セル ２，４１，５６　　ｐチャンネル型ＦＥＴの能動素子領
域３，４２，５７　　ｎチャンネル型ＦＥＴの能動素子
領域４，４５，６２　　ゲート ６，９，１１，１３，２３，４３，４６，５０，５６，
５７　　コンタクト １６，４８，６０　　電源電圧配線路 １７，４９，６１　　接地電圧配線路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　基板上に、夫々複数の素子を有する複
    数のセルを配列してなるセル列を所定間隔をあけて配置
    し、上記セル列とセル列との間の配線領域および上記セ
    ル列上に上記複数のセルを配線する多層の配線層を設け
    て、所定の機能を持つ回路を構成した半導体集積回路に
    おいて、上記多層の配線層のうちの最上層の配線層は、
    上記セル列の方向に延びて、上記セル列に含まれる複数
    のセルに電源電圧を印加する電源配線路と、上記セル列
    の方向に延びて、上記セル列に含まれる複数のセルに接
    地電位を印加する接地配線路とを有して、上記電源配線
    路と接地配線路は上記セル列の略全面を覆い、上記多層
    の配線層のうち下層の配線層は、上記セル列中のセルと
    セルとの境界線の上方領域を貫通する貫通配線路と、上
    記セル上に形成され、上記セル内の各素子を配線する素
    子用配線路とを有することを特徴とする半導体集積回路
    。
  2. 【請求項２】　　上記複数のセルが、夫々特定の機能を
    有するスタンダードセルであることを特徴とする請求項
    １に記載の半導体集積回路。
  3. 【請求項３】　　上記セル列は配線路用のセルを備え、
    上記配線路用のセルの上の最上層の配線層は上記電源配
    線路と上記接地配線路を有し、上記配線路用のセルと上
    記最上層の配線層との間に上記セル列の上方領域を貫通
    する貫通配線路を有することを特徴とする請求項２に記
    載の半導体集積回路。
  4. 【請求項４】　　上記複数のセルが全て同一の構造を持
    つ基本セルであるゲートアレイ方式を採用したことを特
    徴とする請求項１に記載の半導体集積回路。
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