JPH02281657A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02281657A JPH02281657A JP1102406A JP10240689A JPH02281657A JP H02281657 A JPH02281657 A JP H02281657A JP 1102406 A JP1102406 A JP 1102406A JP 10240689 A JP10240689 A JP 10240689A JP H02281657 A JPH02281657 A JP H02281657A
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- Japan
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- identification signal
- terminals
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
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- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に共通の半導体基板
から複数の品種を派生してなるマスタースライス型半導
体集積回路の識別システムを有する半導体集積回路に関
する。
から複数の品種を派生してなるマスタースライス型半導
体集積回路の識別システムを有する半導体集積回路に関
する。
一般に、ゲートアレイに代表されるマスタースライス型
半導体集積回路は、多品種にわたる製品が同一生産ライ
ンで製造から出荷までが行われている。また、各品種に
おいて逐時機能改善も行われており、その改良製品も旧
製品と並行して生産ラインに乗ることがある。
半導体集積回路は、多品種にわたる製品が同一生産ライ
ンで製造から出荷までが行われている。また、各品種に
おいて逐時機能改善も行われており、その改良製品も旧
製品と並行して生産ラインに乗ることがある。
これら多数の類似製品を識別管理するために、従来から
チップ上や実装パッケージ上に識別用の符号を刻印し、
更には、チップ個々に電気的信号パターンを発生する回
路を設けたりすることが行われている。
チップ上や実装パッケージ上に識別用の符号を刻印し、
更には、チップ個々に電気的信号パターンを発生する回
路を設けたりすることが行われている。
上述した従来の半導体集積回路は、刻印した符号を用い
たものは視覚を介する必要があり、人手または高度な画
像認識システムが必要になるという欠点がある。
たものは視覚を介する必要があり、人手または高度な画
像認識システムが必要になるという欠点がある。
また、チップ内に電気的信号を発生する回路を設けたも
のは、品種判別を自動化する上で大きな利点をもつが、
この電気的識別機能をチップをパッケージへ封入した後
、選別から出荷、更に、市場に出てからも維持しようと
した場合、本来の製品機能を阻害するという欠点がある
。
のは、品種判別を自動化する上で大きな利点をもつが、
この電気的識別機能をチップをパッケージへ封入した後
、選別から出荷、更に、市場に出てからも維持しようと
した場合、本来の製品機能を阻害するという欠点がある
。
例えば、識別信号出力またはその制御用入力端子のため
に本来使用可能な信号端子が少くなったり、あるいは、
識別用の入・出力端子を他の通常端子と並列に共用し、
識別信号出力モードを特殊な制御信号パターンに設定し
なとしても、製品本来の入力信号パターンを限定するこ
とになり、かつ、実使用時に誤った信号を加えたために
、大きな誤動作を引き起こすことがあるという欠点があ
る。
に本来使用可能な信号端子が少くなったり、あるいは、
識別用の入・出力端子を他の通常端子と並列に共用し、
識別信号出力モードを特殊な制御信号パターンに設定し
なとしても、製品本来の入力信号パターンを限定するこ
とになり、かつ、実使用時に誤った信号を加えたために
、大きな誤動作を引き起こすことがあるという欠点があ
る。
本発明の半導体集積回路は、チップ内に設けた識別用信
号の発生回路と、通常動作時には別機能となる識別信号
出力端子と、入力のイネーブル信号状態が前記チップ内
回路の動作定格外に設けられ通常動作時には別機能とな
る制御入力端子とを有している。
号の発生回路と、通常動作時には別機能となる識別信号
出力端子と、入力のイネーブル信号状態が前記チップ内
回路の動作定格外に設けられ通常動作時には別機能とな
る制御入力端子とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の等価回路図である。第
１の実施例は一般的なＭＯ３型半導体集積回路の場合に
ついて示す。
１の実施例は一般的なＭＯ３型半導体集積回路の場合に
ついて示す。
第１図において、端子Ｔ１〜Ｔ９は通常動作時は入力端
子であるが、チップ識別時には端子Ｔ１〜Ｔ８は識別信
号出力端子となり、端子Ｔ９は識別信号出力の制御用端
子となる。抵抗Ｒ１〜Ｒ９は静電保護用抵抗で多結晶シ
リコン又は拡散抵抗で形成される。トランジスタＭ Ｔ
ｓ〜ＭＴ、は通常は静電保護用のＭｏＳトランジスタ
で、チップ識別時にはトランジスタＭＴ、〜ＭＴ８は識
別信号出力用のトランジスタとなる。ＢＴｌは識別信号
制御回路を構成するＮＰＮ型のバイポーラトランジスタ
、Ｒｔは負荷用の拡散抵抗、Ｂ１は信号反転用のインバ
ータを示す。１１〜Ｉ９はＭＯＳ型の通常入力用の入力
バッファである。
子であるが、チップ識別時には端子Ｔ１〜Ｔ８は識別信
号出力端子となり、端子Ｔ９は識別信号出力の制御用端
子となる。抵抗Ｒ１〜Ｒ９は静電保護用抵抗で多結晶シ
リコン又は拡散抵抗で形成される。トランジスタＭ Ｔ
ｓ〜ＭＴ、は通常は静電保護用のＭｏＳトランジスタ
で、チップ識別時にはトランジスタＭＴ、〜ＭＴ８は識
別信号出力用のトランジスタとなる。ＢＴｌは識別信号
制御回路を構成するＮＰＮ型のバイポーラトランジスタ
、Ｒｔは負荷用の拡散抵抗、Ｂ１は信号反転用のインバ
ータを示す。１１〜Ｉ９はＭＯＳ型の通常入力用の入力
バッファである。
トランジスタＭＴ、〜ＭＴ８のゲート端子は識別信号パ
ターンに応じて低レベルの接地端子あるいはインバータ
Ｂ１の出力端子に接続される。
ターンに応じて低レベルの接地端子あるいはインバータ
Ｂ１の出力端子に接続される。
通常動作時に、端子Ｔ１〜Ｔ９に加わる電位は接地電位
から電源＋ＶＤＤの範囲であり、端子Ｔ９に接続されて
いるバイポーラトランジスタＢＴ。
から電源＋ＶＤＤの範囲であり、端子Ｔ９に接続されて
いるバイポーラトランジスタＢＴ。
は非導通状態となり、インバータＢ１の出力レベルは低
レベルとなり、トランジスタＭＴ、〜ＭＴ、はすべて非
導通状態となる。即ち、入力電圧レベルが定格範囲の接
地電位から電源子ＶＤｏの範囲内であれば、端子Ｔ１〜
］゛９は入力専用端子としてのみ機能し、その端子イン
ピーダスも他の本発明を実施しない端子と同様に高イン
ピーダンス状態となる。
レベルとなり、トランジスタＭＴ、〜ＭＴ、はすべて非
導通状態となる。即ち、入力電圧レベルが定格範囲の接
地電位から電源子ＶＤｏの範囲内であれば、端子Ｔ１〜
］゛９は入力専用端子としてのみ機能し、その端子イン
ピーダスも他の本発明を実施しない端子と同様に高イン
ピーダンス状態となる。
識別信号を出力させたい場合は、端子Ｔ９の信号レベル
を接地電位より低い負電位とする。このとき、バイポー
ラトランジスタＢＴ１のベースからエミッタ間に流れる
電流をＩＲＥとし、バイポーラトランジスタＢＴ、の直
流電流増加率をｈＦＥ、インバータＢ、の入力しきい電
圧をＶｔとすると、インバータＢ、の出力レベルが高レ
ベルになる条件は式（１）のように示される。ただし、
ＲＬは負荷用の拡散抵抗Ｒｔの抵抗値である。
を接地電位より低い負電位とする。このとき、バイポー
ラトランジスタＢＴ１のベースからエミッタ間に流れる
電流をＩＲＥとし、バイポーラトランジスタＢＴ、の直
流電流増加率をｈＦＥ、インバータＢ、の入力しきい電
圧をＶｔとすると、インバータＢ、の出力レベルが高レ
ベルになる条件は式（１）のように示される。ただし、
ＲＬは負荷用の拡散抵抗Ｒｔの抵抗値である。
Ｖｔ＞Ｖｏｎ Ｉｎｇ・ ｈｐＩ！・ ＲＬ ・
・・（１）上記条件を満足する端子電流が端子Ｔ９に流
れた場合、第１図の回路接続では、端子Ｔｌ−Ｔ８は式
（２）に示す８ビツトの識別信号パターンを出力する。
・・（１）上記条件を満足する端子電流が端子Ｔ９に流
れた場合、第１図の回路接続では、端子Ｔｌ−Ｔ８は式
（２）に示す８ビツトの識別信号パターンを出力する。
Ｔ、：Ｔ２ ：Ｔ３ ：Ｔ４ ：
Ｔ、：Ｔ６ ：Ｔ、：Ｔ。
中００１１１００１・・・（２）
ただし、０：低レベル、１：高レベル
識別信号出力の制御に必要な端子電流はＶ７゜ｈｐＩ！
、Ｒｔの値で調整することができ、特にバイポーラトラ
ンジスタＢ−Ｔ１の直流電流増幅率ｈＰ！は１以下でも
充分であるため、通常のＭＯ３型半導体製造プロセスで
形成されるラテラル型トランジスタても、本回路は実現
可能である。
、Ｒｔの値で調整することができ、特にバイポーラトラ
ンジスタＢ−Ｔ１の直流電流増幅率ｈＰ！は１以下でも
充分であるため、通常のＭＯ３型半導体製造プロセスで
形成されるラテラル型トランジスタても、本回路は実現
可能である。
静電保護用の抵抗Ｒ１〜Ｒθ、静電保護用ＭＯ８型のト
ランジスタＭＴｌ〜Ｍ Ｔ ｇは一般のＭＯ８型半導体
でも採用されており、バイポーラトランジスタＢＴ、は
トランジスタＭＴ９のＮ領域、Ｐ型基板及び拡散抵抗Ｒ
ＬのＮ領域で形成できる。
ランジスタＭＴｌ〜Ｍ Ｔ ｇは一般のＭＯ８型半導体
でも採用されており、バイポーラトランジスタＢＴ、は
トランジスタＭＴ９のＮ領域、Ｐ型基板及び拡散抵抗Ｒ
ＬのＮ領域で形成できる。
このように構成することにより、第１の実施例は、負荷
用の拡散抵抗ＲＬ、信号反転用のインバータＢ、及びイ
ンバータＢ１からトランジスタＭＴ１〜ＭＴ、への信号
伝達のための配線領域を追加するだけで実現することが
可能である。
用の拡散抵抗ＲＬ、信号反転用のインバータＢ、及びイ
ンバータＢ１からトランジスタＭＴ１〜ＭＴ、への信号
伝達のための配線領域を追加するだけで実現することが
可能である。
第２図は本発明の第２の実施例の等価回路図である。第
２図に示すように、第２の実施例はゲートアレイに実施
した場合を示す。
２図に示すように、第２の実施例はゲートアレイに実施
した場合を示す。
通常ゲートアレイは、各端子に入力、出力。
入・出力いずれのバッファ回路を形成するにも充分な素
子が用意されており、第２の実施例は上述した第１の実
施例よりはるかに容易に実現できる。
子が用意されており、第２の実施例は上述した第１の実
施例よりはるかに容易に実現できる。
第２図において、端子Ｔ１１〜Ｔ１５は通常動作時は入
力端子で、チップ識別時にはＴｌｌ〜Ｔ１４は識別信号
出力端子となり、Ｔ１．はその信号出力の制御信号入力
端子となる。Ｉｌｌ〜ＩＩ５は通常の入力バッファ、０
．１〜０１４は識別信号用の出力バッファを示す。■２
□は識別信号の出力を制御するバッファで、入力しきい
電圧が電源＋ＶＤＤ以上に設定されており、その出力は
出力バッファ０１１〜０１４の各イネーブル端子に接続
されている。識別信号パターンは出力バッファ０１１〜
０１４の各入力端子を電源＋■ＤＤの電源端子または接
地端子に接続することで選択される。
力端子で、チップ識別時にはＴｌｌ〜Ｔ１４は識別信号
出力端子となり、Ｔ１．はその信号出力の制御信号入力
端子となる。Ｉｌｌ〜ＩＩ５は通常の入力バッファ、０
．１〜０１４は識別信号用の出力バッファを示す。■２
□は識別信号の出力を制御するバッファで、入力しきい
電圧が電源＋ＶＤＤ以上に設定されており、その出力は
出力バッファ０１１〜０１４の各イネーブル端子に接続
されている。識別信号パターンは出力バッファ０１１〜
０１４の各入力端子を電源＋■ＤＤの電源端子または接
地端子に接続することで選択される。
第２図に示す実施例では、識別信号パターンは４ビツト
で、式（３）で示される。
で、式（３）で示される。
Ｔｌ：Ｔ１２二Ｔｌ、：Ｔ１４ 功１００１・・べ３）
なお、第２の実施例では、識別信号出力を制御する信号
しきい値を電圧レベルとしたが上述した第１の実施例と
同様電流レベルにしても本発明を適用できる。
なお、第２の実施例では、識別信号出力を制御する信号
しきい値を電圧レベルとしたが上述した第１の実施例と
同様電流レベルにしても本発明を適用できる。
以上説明したように本発明は、わずがな回路または素子
を追加することにより、類似機能をもつ集積回路群を高
度なＩＣテスターを用いることを要せず簡易かつ確実に
識別・管理できる効果がある。
を追加することにより、類似機能をもつ集積回路群を高
度なＩＣテスターを用いることを要せず簡易かつ確実に
識別・管理できる効果がある。
第１図は本発明の第１の実施例の等価回路図、第２図は
本発明の第２の実施例の等価回路図である。 Ｂ１・・・インバータ、ＢＴ、・・・バイポーラトラン
ジスタ、■１〜Ｉ９．Ｉｌｌ〜１１５・・・大力バッフ
ァ、Ｉ２１・・・バッファ、ＭＴ、〜ＭＴ９・・・トラ
ンジスタ、０１１〜０．４・・・出力バッファ、Ｒ１−
Ｒ９・・・抵抗、ＲＬ・・・負荷用の拡散抵抗、Ｔ１〜
Ｔ９Ｔ１、〜Ｔ、５端子。
本発明の第２の実施例の等価回路図である。 Ｂ１・・・インバータ、ＢＴ、・・・バイポーラトラン
ジスタ、■１〜Ｉ９．Ｉｌｌ〜１１５・・・大力バッフ
ァ、Ｉ２１・・・バッファ、ＭＴ、〜ＭＴ９・・・トラ
ンジスタ、０１１〜０．４・・・出力バッファ、Ｒ１−
Ｒ９・・・抵抗、ＲＬ・・・負荷用の拡散抵抗、Ｔ１〜
Ｔ９Ｔ１、〜Ｔ、５端子。
Claims (1)
- チップ内に設けた識別用信号の発生回路と、通常動作時
には別機能となる識別信号出力端子と、入力のイネーブ
ル信号状態が前記チップ内回路の動作定格外に設けられ
通常動作時には別機能となる制御入力端子とを有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102406A JP2832994B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102406A JP2832994B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281657A true JPH02281657A (ja) | 1990-11-19 |
| JP2832994B2 JP2832994B2 (ja) | 1998-12-09 |
Family
ID=14326556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102406A Expired - Lifetime JP2832994B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832994B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0560845A (ja) * | 1991-09-04 | 1993-03-12 | Sharp Corp | デイジタル集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925258A (ja) * | 1982-07-30 | 1984-02-09 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS62247557A (ja) * | 1986-04-18 | 1987-10-28 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
-
1989
- 1989-04-21 JP JP1102406A patent/JP2832994B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925258A (ja) * | 1982-07-30 | 1984-02-09 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS62247557A (ja) * | 1986-04-18 | 1987-10-28 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0560845A (ja) * | 1991-09-04 | 1993-03-12 | Sharp Corp | デイジタル集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2832994B2 (ja) | 1998-12-09 |
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