JPS5925258A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5925258A JPS5925258A JP57134158A JP13415882A JPS5925258A JP S5925258 A JPS5925258 A JP S5925258A JP 57134158 A JP57134158 A JP 57134158A JP 13415882 A JP13415882 A JP 13415882A JP S5925258 A JPS5925258 A JP S5925258A
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は半導体集積回路装置とその製造方法に関し、特
に同一半導体ウエハー（以下、ウエハーと称す）上に多
数の異種類の半導体集積回路装置を設けて、製造するた
めの半導体集積回路装置（以下、ＩＣと称す）とその製
造方法に関する。
に同一半導体ウエハー（以下、ウエハーと称す）上に多
数の異種類の半導体集積回路装置を設けて、製造するた
めの半導体集積回路装置（以下、ＩＣと称す）とその製
造方法に関する。
（ｂ）従来技術と問題点
従来、トランジスタやＩＣを製造するには、ウエハー上
に多数個のトランジスタ又はＩＣを形成し、これを分割
して方形のチツプとした後、それぞれのチツプを半導体
容器に封入してトランジスタ又はＩＣに形成せしめてい
る。
に多数個のトランジスタ又はＩＣを形成し、これを分割
して方形のチツプとした後、それぞれのチツプを半導体
容器に封入してトランジスタ又はＩＣに形成せしめてい
る。
且つ、１個のウエハー上に形成する多数個のチツプはず
べて同一種類（以下品種と呼ぶ）で構成されており、多
量生産方式によつて自動化して低価格化をはかつてきた
。しかしながら、ＩＣ技術の進歩と共にＬＳＩ，ＶＬＳ
Ｉと極めて高集積化され、電子部品としてよりも、むし
ろ電子回路としての性格が強くあらわれてきた。そのた
めに、生産数量が減少する一方、品種は増加し、多品種
少量生産に移行しつつある。
べて同一種類（以下品種と呼ぶ）で構成されており、多
量生産方式によつて自動化して低価格化をはかつてきた
。しかしながら、ＩＣ技術の進歩と共にＬＳＩ，ＶＬＳ
Ｉと極めて高集積化され、電子部品としてよりも、むし
ろ電子回路としての性格が強くあらわれてきた。そのた
めに、生産数量が減少する一方、品種は増加し、多品種
少量生産に移行しつつある。
このように多品種少量生産となれば、同一ウエバー上に
多数の同一品種のＩＣを形成し、自動化して組立や試験
を行なつても、生産量が少ないため生産歩留が低下して
、かえつてコスト高になる。
多数の同一品種のＩＣを形成し、自動化して組立や試験
を行なつても、生産量が少ないため生産歩留が低下して
、かえつてコスト高になる。
この歩留低下は作業の安定度に関係が深く、作業者の慣
れ不足や生産機械の条件変動が原因で、第１図にこれを
具体的に示す生産歩留と生産数量との関係図を示す。即
ち、図において帯状をなしえいるのは歩留バラツキの巾
を示しており、生産数量が少ないと、歩留も低くて、そ
のバラツキ巾も広いが、生産数量が大きくなると歩留も
良くなる上に、バラツキ巾も小さくなることを図示して
いるものである。
れ不足や生産機械の条件変動が原因で、第１図にこれを
具体的に示す生産歩留と生産数量との関係図を示す。即
ち、図において帯状をなしえいるのは歩留バラツキの巾
を示しており、生産数量が少ないと、歩留も低くて、そ
のバラツキ巾も広いが、生産数量が大きくなると歩留も
良くなる上に、バラツキ巾も小さくなることを図示して
いるものである。
特に最近、電子計算機等に用いられた論理回路、メモリ
回路では応答速度を高速にする必要から、著しく高集積
化されて、小型化されてきており、従来は多くのＳＳＩ
（小型ＩＣ）、ＭＳＩ（中型ＩＣ）を回路基板に搭載し
、更にそれを多数枚積み重ねて電子回路としていたが、
現在ではその回路基板の数枚分を１つのＬＳＩ（大型Ｉ
Ｃ）あるいはＶＬＳＩ（超ＬＳＩ）として、使用者の要
求に従つた各種パツケージ（容器）に収め、そのため計
算機の中央処理装置や端末機のような電子機器は極度に
小さくなつて、高性能化されてきている。
回路では応答速度を高速にする必要から、著しく高集積
化されて、小型化されてきており、従来は多くのＳＳＩ
（小型ＩＣ）、ＭＳＩ（中型ＩＣ）を回路基板に搭載し
、更にそれを多数枚積み重ねて電子回路としていたが、
現在ではその回路基板の数枚分を１つのＬＳＩ（大型Ｉ
Ｃ）あるいはＶＬＳＩ（超ＬＳＩ）として、使用者の要
求に従つた各種パツケージ（容器）に収め、そのため計
算機の中央処理装置や端末機のような電子機器は極度に
小さくなつて、高性能化されてきている。
このようなＬＳＩ，ＶＬＳＩを、上記のように多品種少
量で生産すると、生産歩留低下によるコスト高に加えて
、歩留変動のため不足するＬＳＩを再度生産し、益々コ
スト上昇に拍車をかける。
量で生産すると、生産歩留低下によるコスト高に加えて
、歩留変動のため不足するＬＳＩを再度生産し、益々コ
スト上昇に拍車をかける。
例えば、電子機器を構成するＬＳＩがＡ，Ｂ，Ｃ，Ｄ，
Ｅの５品種で、それぞれ１個づつが必要であるとする。
Ｅの５品種で、それぞれ１個づつが必要であるとする。
今、１００台の電子機器用のＬＳＩを生産するため、第
２図に示すようにそれぞれの品種で１０枚のウエハー１
を処理して、Ａ品種は８０個、Ｂ品種は２８０個、Ｃ品
種は１００個、Ｄ品種は８０個、Ｅ品種は２０個のチツ
プ２がえられると、Ｂ品種は１８０個も余剰が生じ、Ｅ
品種は８０個不足する。しだがつて、Ｅ品種は再度ウエ
ハー処理を行なつて、不足数量を補充しなければならず
、Ｅ品種のＬＳＩのコストは倍加する。また、Ｂ品種の
ＬＳＩは余剰数量が生じたが、電子機器は、１００台以
上は不要であるから、廃却しなければならず、それだけ
材料と処理工数の損失を招く。第２図はこれを解り易く
した図式で、チツプ２は実際のＩＣチツプ２０個に相当
する図形で示している。
２図に示すようにそれぞれの品種で１０枚のウエハー１
を処理して、Ａ品種は８０個、Ｂ品種は２８０個、Ｃ品
種は１００個、Ｄ品種は８０個、Ｅ品種は２０個のチツ
プ２がえられると、Ｂ品種は１８０個も余剰が生じ、Ｅ
品種は８０個不足する。しだがつて、Ｅ品種は再度ウエ
ハー処理を行なつて、不足数量を補充しなければならず
、Ｅ品種のＬＳＩのコストは倍加する。また、Ｂ品種の
ＬＳＩは余剰数量が生じたが、電子機器は、１００台以
上は不要であるから、廃却しなければならず、それだけ
材料と処理工数の損失を招く。第２図はこれを解り易く
した図式で、チツプ２は実際のＩＣチツプ２０個に相当
する図形で示している。
（ｃ）発明の目的
本発明はこのような１種類の生産数量を減少並びに生産
歩留の変動によるコスト高を解消するためのＩＣとその
製造方法を提案するものである。
歩留の変動によるコスト高を解消するためのＩＣとその
製造方法を提案するものである。
（ｄ）発明の構成
その目的は、信号入力端子と出力端子を有し、、第１の
入力信号の状態に応じて所定の出力を該出力端子に得る
第１の回路と、該信号入力端子と出力端子間に接続され
、該信号入力端子に第２の入力信号が印加された時に該
第１の回路動作を禁止すると共に該第１の回路の種別を
示す種別信号を該出力端子に出力する第２の回路を有す
るＩＣとその製造方法によつて達成することができる。
入力信号の状態に応じて所定の出力を該出力端子に得る
第１の回路と、該信号入力端子と出力端子間に接続され
、該信号入力端子に第２の入力信号が印加された時に該
第１の回路動作を禁止すると共に該第１の回路の種別を
示す種別信号を該出力端子に出力する第２の回路を有す
るＩＣとその製造方法によつて達成することができる。
（ｅ）発明の実施例
以下、図面を参照して実施例により詳細に説明する。第
３図は機能回路のうち、論理回路例を示したもので、多
数の入出力信号のＡＮＤ回路であるが、この例のように
ＩＣは同じ回路パターンの繰り返し構成で、ゲートが数
１００ないし数１０００個集合したＬＳＩ（大規模集積
回路）でも製造工程は同様で、更に同系統のＩＣ例えば
バイポーラトランジスタならばバイポーラトランジスタ
のみの能動素子で構成される論理回路となると、使用す
るマスクパターンが異なるだけでウエハープロセスの製
造工程はたとえ品種が異つても殆んど変りがない。
３図は機能回路のうち、論理回路例を示したもので、多
数の入出力信号のＡＮＤ回路であるが、この例のように
ＩＣは同じ回路パターンの繰り返し構成で、ゲートが数
１００ないし数１０００個集合したＬＳＩ（大規模集積
回路）でも製造工程は同様で、更に同系統のＩＣ例えば
バイポーラトランジスタならばバイポーラトランジスタ
のみの能動素子で構成される論理回路となると、使用す
るマスクパターンが異なるだけでウエハープロセスの製
造工程はたとえ品種が異つても殆んど変りがない。
本発明はこの点に着目して１機種の電子機器を構成する
すべてのあるいは複数個のＬＳＩ（ＩＣ）を１枚のウエ
ハーに形成させる。そうすれば、各品種毎に少し相異な
るサイズやウエハープロセスの処理温度などは、設計上
同一になるように若干変更することもおこるが、統一し
た分だけ多量生産的となり、歩留の向上と安定がはから
れる。
すべてのあるいは複数個のＬＳＩ（ＩＣ）を１枚のウエ
ハーに形成させる。そうすれば、各品種毎に少し相異な
るサイズやウエハープロセスの処理温度などは、設計上
同一になるように若干変更することもおこるが、統一し
た分だけ多量生産的となり、歩留の向上と安定がはから
れる。
更にこのようなウエハー構成にすれば工程変動に伴なう
生産歩留のバラツキが電子機器の全品種共通となり、余
剰量が生じて、それを廃却する従来の損失を少なくする
ことができる。
生産歩留のバラツキが電子機器の全品種共通となり、余
剰量が生じて、それを廃却する従来の損失を少なくする
ことができる。
しかし、問題は選別方法であり、ウエハープロセスを終
えてＩＣに完成した後、ウエハープローブ試験あるいは
組立後の最終試験で選別しなければならない。ウエハー
プローブ試験では、同上ウエハー上において、各品種別
に分けられた試験を行わなければならないから、試験の
際の品種識別が必要になる。
えてＩＣに完成した後、ウエハープローブ試験あるいは
組立後の最終試験で選別しなければならない。ウエハー
プローブ試験では、同上ウエハー上において、各品種別
に分けられた試験を行わなければならないから、試験の
際の品種識別が必要になる。
それには、例えば５品種Ａ〜Ｅを１個のウエハー上に設
けるとすると、ウエハー上の個々のＩＣの空き領域又は
ＩＣ間のダイシングライン域に抵抗値の異なる抵抗素子
を設け、その両端んいブローブ試験時にプローブ（触針
）と接触する２つの余分パツドを設けておく。更にその
抵抗値は抵抗体の幅を変化させて、例えばＡ，Ｂ，Ｃ，
Ｄ，Ｅの品種をそれぞれ１０ＫΩ、２０ＫΩ、３０ｋΩ
、４０ＫΩ、５０ＫΩに区別して形成する。このように
して選別して、プローブ試験した後、抵抗がタイミング
帯域に形成された場合にはダイシングにより破壊され、
それは消滅する。またＩＣ内の空き領域に形成された場
合は、破壊されないが最終試験で選別に利用しないなら
ば、ボンデングをしなければよい。
けるとすると、ウエハー上の個々のＩＣの空き領域又は
ＩＣ間のダイシングライン域に抵抗値の異なる抵抗素子
を設け、その両端んいブローブ試験時にプローブ（触針
）と接触する２つの余分パツドを設けておく。更にその
抵抗値は抵抗体の幅を変化させて、例えばＡ，Ｂ，Ｃ，
Ｄ，Ｅの品種をそれぞれ１０ＫΩ、２０ＫΩ、３０ｋΩ
、４０ＫΩ、５０ＫΩに区別して形成する。このように
して選別して、プローブ試験した後、抵抗がタイミング
帯域に形成された場合にはダイシングにより破壊され、
それは消滅する。またＩＣ内の空き領域に形成された場
合は、破壊されないが最終試験で選別に利用しないなら
ば、ボンデングをしなければよい。
このようにして品種を選別した後、その品種情報を試験
用電子計測機に伝え、計測機からの入力によりその品種
独自のプローブ試験を行ない、ＩＣの良否判定が行われ
る。ＩＣの良否判定と同時に、品種別にチツプ状で選別
する場合は、第４図のような図示した生産方式となる。
用電子計測機に伝え、計測機からの入力によりその品種
独自のプローブ試験を行ない、ＩＣの良否判定が行われ
る。ＩＣの良否判定と同時に、品種別にチツプ状で選別
する場合は、第４図のような図示した生産方式となる。
即ち、第４図は従来の生産方式の第２図に対照させた図
で、多数のウエハー１上に設けたＡ，Ｂ，Ｃ，Ｄ，Ｅの
各品種をプローブ試験後直ちに各チツプ２に分類するこ
とを意味したものである。このようにすれば、余剰品の
発生や工数の損失を最小限に少なくすることかできる。
で、多数のウエハー１上に設けたＡ，Ｂ，Ｃ，Ｄ，Ｅの
各品種をプローブ試験後直ちに各チツプ２に分類するこ
とを意味したものである。このようにすれば、余剰品の
発生や工数の損失を最小限に少なくすることかできる。
また、上記のようにしてウエハープローブ試験でＩＣの
良否を判定し、不良品を除去した後、品種別に選別する
ことなく、混合したまま半導体容器にボンデングして封
入する方法も採られる。第６図はこのようなＬＳＩ３と
して完成させた後の選別生産方式を示したものである。
良否を判定し、不良品を除去した後、品種別に選別する
ことなく、混合したまま半導体容器にボンデングして封
入する方法も採られる。第６図はこのようなＬＳＩ３と
して完成させた後の選別生産方式を示したものである。
この場合は、最終試験におりる各品種の選別方法が重要
で、若し半導体容器の外部端子に余分の空端子があれば
、上記説明した選別用抵抗素子の両端のパツドと、その
外部端子をボンデイングして選別することができる。
で、若し半導体容器の外部端子に余分の空端子があれば
、上記説明した選別用抵抗素子の両端のパツドと、その
外部端子をボンデイングして選別することができる。
しかし、空端子がない場合、あるいは選別用抵抗素子と
空端子との接続が好ましくない場合には、既存の使用す
る端子から情報をえて識別しなければならない。第６図
はこのような使用端子を兼用しえ選別情報が出力される
特定の回路を設けた一実施例を示すものである。
空端子との接続が好ましくない場合には、既存の使用す
る端子から情報をえて識別しなければならない。第６図
はこのような使用端子を兼用しえ選別情報が出力される
特定の回路を設けた一実施例を示すものである。
第６図は論理回路図の一実施例を示し、従来は入力ゲー
トＧ１，Ｇ２，Ｇ３に入力信号が入力して、ゲートアレ
イあるいはＲＯＭ（読み出し専用メモリ）などで構成さ
れる回路Ｓの情報内容が増巾ゲートＡ１，Ａ２，Ａ３を
経て出力する一般的なゲート回路で、スレーショルド圧
力（Ｖｒｎ）＝１．４Ｖ，電源圧力（Ｖｃｃ）＝５Ｖで
動作するとする。
トＧ１，Ｇ２，Ｇ３に入力信号が入力して、ゲートアレ
イあるいはＲＯＭ（読み出し専用メモリ）などで構成さ
れる回路Ｓの情報内容が増巾ゲートＡ１，Ａ２，Ａ３を
経て出力する一般的なゲート回路で、スレーショルド圧
力（Ｖｒｎ）＝１．４Ｖ，電源圧力（Ｖｃｃ）＝５Ｖで
動作するとする。
本発明ではこのようなゲート回路Ｅ図の点線で囲んだ回
路を付加する。即ち、ツエナーダイオードＺＤ，ゲート
Ｇ４とＧ５、メモリは、増巾回路Ａ３，Ａ４，Ａ５をそ
れぞれのＩＣチツプ内の空き領域に付加形成し、ツエナ
ーダイオードＺＤの動作電圧を７Ｖ以上とする。
路を付加する。即ち、ツエナーダイオードＺＤ，ゲート
Ｇ４とＧ５、メモリは、増巾回路Ａ３，Ａ４，Ａ５をそ
れぞれのＩＣチツプ内の空き領域に付加形成し、ツエナ
ーダイオードＺＤの動作電圧を７Ｖ以上とする。
このようにして、通常動作のための入力信号電圧３Ｖ以
下とは異なる入力信号電圧例えば１０Ｖを、従来と共通
の入力端Ｉ１より入力すると、ＺＤが“ＯＦＦ”から“
ＯＮ”となりゲートＧ４、Ｇ５が動作し、メモリＭの情
報が増巾くゲートＡ３，Ａ４，Ａ５を通つて、通常の出
力端子Ｏ１，Ｏ２，Ｏ３から出力する。この際、ゲート
Ｏ４の出力によつて、増巾ゲートＡ１，Ａ２，Ａ３の通
常の入力信号による動作がなされないような回路構成と
なつており、したがつて高入力信号電圧１０Ｖが印加さ
れると、通常のゲート動作はおこなわれない。一方、通
常の入力信号５Ｖ以下では、本発明にかかる付加回路は
ツエナーダイオードＺＤが働かずに遮断されることにな
り、メモリＭの情報は出力端Ｏ１，Ｏ２，Ｏ３から出力
されない。
下とは異なる入力信号電圧例えば１０Ｖを、従来と共通
の入力端Ｉ１より入力すると、ＺＤが“ＯＦＦ”から“
ＯＮ”となりゲートＧ４、Ｇ５が動作し、メモリＭの情
報が増巾くゲートＡ３，Ａ４，Ａ５を通つて、通常の出
力端子Ｏ１，Ｏ２，Ｏ３から出力する。この際、ゲート
Ｏ４の出力によつて、増巾ゲートＡ１，Ａ２，Ａ３の通
常の入力信号による動作がなされないような回路構成と
なつており、したがつて高入力信号電圧１０Ｖが印加さ
れると、通常のゲート動作はおこなわれない。一方、通
常の入力信号５Ｖ以下では、本発明にかかる付加回路は
ツエナーダイオードＺＤが働かずに遮断されることにな
り、メモリＭの情報は出力端Ｏ１，Ｏ２，Ｏ３から出力
されない。
上記第６図に示す実施例では３個の出力端子から品種の
選別情報がえられるために、その組合わせによつて２３
＝８品種の選別ができる。
選別情報がえられるために、その組合わせによつて２３
＝８品種の選別ができる。
換言すれば、同一の半導体ウエハーに８品種以下を設け
る場合には、たとえ多数の通常の入力端子と出力端子が
設けられていても、１個の入力端子と３個の出力端子を
共通するたけでよい。また、４品種を選別するだけであ
れば２個の出力端子を共通するだけで充分である。
る場合には、たとえ多数の通常の入力端子と出力端子が
設けられていても、１個の入力端子と３個の出力端子を
共通するたけでよい。また、４品種を選別するだけであ
れば２個の出力端子を共通するだけで充分である。
次に第７図は本発明にかかる一実施例としての第６図の
ゲート回路図を更に詳しく示した回路群細図である。図
によつて先づ従来の入力信号動作を説明すれば、入力端
Ｉ１からＶＴＨより低い入力信号“Ｌ”が入力されると
、ゲートＵ１が３個のトランシスタＴ１、Ｔ２、Ｔ３か
らなるＴＴＬインバータであるから反転した信号“Ｈ”
が出力し、また逆にＩ１からＶＴＨより高い入力信号“
Ｈ”が入力されると出力信号は“Ｌ”となる。一方、ゲ
ートＡ１は信号の増巾のみおこなうゲートでゲート回路
Ｓの情報として、信号“Ｌ”が入力すると出力端Ｏ１よ
り信号“Ｌ”が出力されるが、この際ゲートＡ１内のダ
イオードＤ１、Ｄ２には、信号“Ｈ”即ち高い電圧が加
えられていて、トランジスタＴ６、Ｔ７は通常の動作を
おこなつて、トランジスタＴ８よりトランジスタＴ４に
入力した信号“Ｈ”または“Ｌ”がそのまま出力される
。
ゲート回路図を更に詳しく示した回路群細図である。図
によつて先づ従来の入力信号動作を説明すれば、入力端
Ｉ１からＶＴＨより低い入力信号“Ｌ”が入力されると
、ゲートＵ１が３個のトランシスタＴ１、Ｔ２、Ｔ３か
らなるＴＴＬインバータであるから反転した信号“Ｈ”
が出力し、また逆にＩ１からＶＴＨより高い入力信号“
Ｈ”が入力されると出力信号は“Ｌ”となる。一方、ゲ
ートＡ１は信号の増巾のみおこなうゲートでゲート回路
Ｓの情報として、信号“Ｌ”が入力すると出力端Ｏ１よ
り信号“Ｌ”が出力されるが、この際ゲートＡ１内のダ
イオードＤ１、Ｄ２には、信号“Ｈ”即ち高い電圧が加
えられていて、トランジスタＴ６、Ｔ７は通常の動作を
おこなつて、トランジスタＴ８よりトランジスタＴ４に
入力した信号“Ｈ”または“Ｌ”がそのまま出力される
。
ところが、このダイオードＤ１、Ｄ２に信号“Ｌ”即ち
低電力が入力すると、トランジスタＴ７、Ｔ８は働かす
高インピーダンス、つまり出力はスリーステイト状態と
なつて、トランジスタＴ４に入力した信号は出力端Ｏ１
からは出力されない。本実施例はこれを利用した回路構
成である。
低電力が入力すると、トランジスタＴ７、Ｔ８は働かす
高インピーダンス、つまり出力はスリーステイト状態と
なつて、トランジスタＴ４に入力した信号は出力端Ｏ１
からは出力されない。本実施例はこれを利用した回路構
成である。
次に、品種の織別信号の出力を説明すると、通常の入力
信号（３Ｖ以下）より高い電圧の１０Ｖが入力端Ｉ１に
加えられると、ツエナーダイオードＺＤが導通となり、
ゲートＧ１と同時のＴＴＬゲートＧ４とＧ６とが動作す
る。ゲートＧ４はインバータであるから、ダイオードＺ
Ｄが導通して高電圧即ち信号“Ｈ”が入力すれば信号“
Ｌ”を出力して、ゲートＧ１のダイオードＤ１、Ｄ２に
入り、上記したようにゲートＡ１の出力が高インピーダ
ンスとなつて、出力されないことになる。一方、ゲート
Ｇ４の信号“Ｌ”が次段のゲートＧ８に入力すると、同
じくインバータであるから、増巾ゲートＡ４のダイオー
ドＤ１，Ｄ２に信号“Ｈ”即ち高電圧を印加して、高イ
ンピーダンス出力状態から解放され、メモリＭ内の情報
（実施例図では“Ｈ”）を出力端Ｏ１より出力する。こ
らが識別信号であり、出力端Ｏ２からも同様にして出力
させる。尚、第７図にはゲートＧ３，Ａ３を図示してい
ない。
信号（３Ｖ以下）より高い電圧の１０Ｖが入力端Ｉ１に
加えられると、ツエナーダイオードＺＤが導通となり、
ゲートＧ１と同時のＴＴＬゲートＧ４とＧ６とが動作す
る。ゲートＧ４はインバータであるから、ダイオードＺ
Ｄが導通して高電圧即ち信号“Ｈ”が入力すれば信号“
Ｌ”を出力して、ゲートＧ１のダイオードＤ１、Ｄ２に
入り、上記したようにゲートＡ１の出力が高インピーダ
ンスとなつて、出力されないことになる。一方、ゲート
Ｇ４の信号“Ｌ”が次段のゲートＧ８に入力すると、同
じくインバータであるから、増巾ゲートＡ４のダイオー
ドＤ１，Ｄ２に信号“Ｈ”即ち高電圧を印加して、高イ
ンピーダンス出力状態から解放され、メモリＭ内の情報
（実施例図では“Ｈ”）を出力端Ｏ１より出力する。こ
らが識別信号であり、出力端Ｏ２からも同様にして出力
させる。尚、第７図にはゲートＧ３，Ａ３を図示してい
ない。
以上は一実施例であるが、本発明はこの回路構成に拘東
されるものではなく、要するに使用端子を共通に利用し
て各品種を選別することが可能であることを実証した回
路例である。且つ、このように余分の回路部分を付加し
ても、回路は微細パターンで形成されていてＬＳＩにお
いては数１００ないし数１０００のゲートで構成される
回路のわずかに数個のゲートと小さなメモリにずぎない
から、高密度化が阻害されることはない。また、ＬＳＩ
に空端子があれば、特定の識別用素子又は回路をその空
端子に接続し、上記例と同様に通常動作入力信号と異な
る入力信号によつて品種を識別することかできる。
されるものではなく、要するに使用端子を共通に利用し
て各品種を選別することが可能であることを実証した回
路例である。且つ、このように余分の回路部分を付加し
ても、回路は微細パターンで形成されていてＬＳＩにお
いては数１００ないし数１０００のゲートで構成される
回路のわずかに数個のゲートと小さなメモリにずぎない
から、高密度化が阻害されることはない。また、ＬＳＩ
に空端子があれば、特定の識別用素子又は回路をその空
端子に接続し、上記例と同様に通常動作入力信号と異な
る入力信号によつて品種を識別することかできる。
（ｆ）発明の効果
上記説明から判るように本発明は１枚の同一半導体ウエ
ハー上に異品種（異種類）のＩＣを形成して、ウエハー
プローブ試験又は最終試験などの試験で品種をも識別で
きるＩＣとその製造方法であり、高度に集積化して多品
種化しつつあるＬＳＩ，ＶＬＳＩに好適の生産方式と言
うべく、本発明によれば生産歩留が向上して低価格化す
ることは勿論、、品質の安定にも極めて効果があり、Ｉ
Ｃの汎用化に大きく寄与するものである。
ハー上に異品種（異種類）のＩＣを形成して、ウエハー
プローブ試験又は最終試験などの試験で品種をも識別で
きるＩＣとその製造方法であり、高度に集積化して多品
種化しつつあるＬＳＩ，ＶＬＳＩに好適の生産方式と言
うべく、本発明によれば生産歩留が向上して低価格化す
ることは勿論、、品質の安定にも極めて効果があり、Ｉ
Ｃの汎用化に大きく寄与するものである。
第１図は生産歩留と生産数量との関係図、第２図は従来
の生産方式の図式、第３図は論理回路例の図、第４図お
よび第５図は本発明にかかる生産方式の図式、第６図お
よび第７図は本発明にかかる特定の回路を含む論理回路
例の図である。 図中、１は半導体ウエハー、２はチツプ、３はＬＳＩ、
Ａ，Ｂ，Ｃ，Ｄ，Ｅは種類（品種）、Ｉ１〜Ｉ３は入力
端、Ｏ１〜Ｏ３は出力端、Ｇ１〜Ｇ５、Ａ１〜Ａ５はゲ
ート回路、ＺＤ，Ｄ１，Ｄ２はダイオード、Ｔ１〜Ｔ８
はトランジスタを示す。 第２（７） 第３図 第４図 第５閃 Ａ−１ｃ 已−ＩＣノ Ｃ−１ｃ ｒ）−ＩＣＥ、
ＩＣ 第６図
の生産方式の図式、第３図は論理回路例の図、第４図お
よび第５図は本発明にかかる生産方式の図式、第６図お
よび第７図は本発明にかかる特定の回路を含む論理回路
例の図である。 図中、１は半導体ウエハー、２はチツプ、３はＬＳＩ、
Ａ，Ｂ，Ｃ，Ｄ，Ｅは種類（品種）、Ｉ１〜Ｉ３は入力
端、Ｏ１〜Ｏ３は出力端、Ｇ１〜Ｇ５、Ａ１〜Ａ５はゲ
ート回路、ＺＤ，Ｄ１，Ｄ２はダイオード、Ｔ１〜Ｔ８
はトランジスタを示す。 第２（７） 第３図 第４図 第５閃 Ａ−１ｃ 已−ＩＣノ Ｃ−１ｃ ｒ）−ＩＣＥ、
ＩＣ 第６図
Claims (2)
- （１）信号入力端子と出力端子を有し、第１の入力信号
の状態に応じて所定の出力を該出力端子に得る第１の回
路と、該信号入力端子と出力端子間に接続され、該信号
入力端子に第２の入力信号が印加された時に、該第１の
回路の動作を）禁止すると共に該第１の回路の種別を示
す種別信号を該出力端子に出力する第２の回路を有する
ことを特徴とする半導体集積回路装置。 - （２）同一基体に第１の回路と、該第１の回路とは異な
る機能を有する第２の回路と、該第１、第２の回路の種
別情報を蓄積する手段を形成し、該手段から第１又は第
２の回路の種別情報を読み出して該第１又は第２の回路
に応じた試験を該第１又は第２の回路に施すことを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134158A JPS5925258A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134158A JPS5925258A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925258A true JPS5925258A (ja) | 1984-02-09 |
| JPH0576184B2 JPH0576184B2 (ja) | 1993-10-22 |
Family
ID=15121813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57134158A Granted JPS5925258A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925258A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095930A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 集積回路試験システム及び集積回路装置 |
| JPS6183977A (ja) * | 1984-09-29 | 1986-04-28 | Nec Corp | 半導体装置の検査装置 |
| JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63148613A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 半導体集積回路の製造方法 |
| US4798415A (en) * | 1987-01-26 | 1989-01-17 | Toyota Jidosha Kabushiki Kaisha | Device for adjusting elevational position of head rest |
| JPH02281657A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 半導体集積回路 |
-
1982
- 1982-07-30 JP JP57134158A patent/JPS5925258A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095930A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 集積回路試験システム及び集積回路装置 |
| JPS6183977A (ja) * | 1984-09-29 | 1986-04-28 | Nec Corp | 半導体装置の検査装置 |
| JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63148613A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 半導体集積回路の製造方法 |
| US4798415A (en) * | 1987-01-26 | 1989-01-17 | Toyota Jidosha Kabushiki Kaisha | Device for adjusting elevational position of head rest |
| JPH02281657A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576184B2 (ja) | 1993-10-22 |
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