JPH02281815A - Ｖｃｏ回路とｐｌｌ回路およびこれらを含む集積回路 - Google Patents
Ｖｃｏ回路とｐｌｌ回路およびこれらを含む集積回路Info
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- JPH02281815A JPH02281815A JP1103962A JP10396289A JPH02281815A JP H02281815 A JPH02281815 A JP H02281815A JP 1103962 A JP1103962 A JP 1103962A JP 10396289 A JP10396289 A JP 10396289A JP H02281815 A JPH02281815 A JP H02281815A
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- vco
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｏ５ｃｉｌｌａｔｏｒ ：以下ｒＶＣＯ
Ｊという）回路と位相同期ループ（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ：以下ｒＰＬＬ」という）回路および
これらを含む集積回路に関し、特に出力信号のパルス幅
を任意に制御可能としたＶＣＯ回路、これを利用したＰ
ＬＬ回路およびこれらを有機的に組合せた集積回路に関
する。
ｒｏｌｌｅｄ Ｏ５ｃｉｌｌａｔｏｒ ：以下ｒＶＣＯ
Ｊという）回路と位相同期ループ（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ：以下ｒＰＬＬ」という）回路および
これらを含む集積回路に関し、特に出力信号のパルス幅
を任意に制御可能としたＶＣＯ回路、これを利用したＰ
ＬＬ回路およびこれらを有機的に組合せた集積回路に関
する。
従来のＰＬＬ回路は、例えば、特開昭６３−３６６１３
号公報に開示されている如く、その中のＶＣＯ回路の発
振周波数のみを制御しており１発振出力信号のパルス幅
を制御することについては配慮されていなかった。なお
、これに関しては、上記公開公報以外にも、例えば、特
開昭６１−８０９１６号公報。
号公報に開示されている如く、その中のＶＣＯ回路の発
振周波数のみを制御しており１発振出力信号のパルス幅
を制御することについては配慮されていなかった。なお
、これに関しては、上記公開公報以外にも、例えば、特
開昭６１−８０９１６号公報。
同６３−５２５１７号公報等を挙げることができる。
上記従来技術に示されるＰＬＬ回路は、出力信号の周波
数は正確に制御可能であるが、出力信号のパルス幅につ
いては何等制御されておらず、このため、このＰＬＬ回
路の出力を論理回路のクロックとして用いるような集積
回路を構成した場合には、素子の特性ばらつき、温度の
変動等により。
数は正確に制御可能であるが、出力信号のパルス幅につ
いては何等制御されておらず、このため、このＰＬＬ回
路の出力を論理回路のクロックとして用いるような集積
回路を構成した場合には、素子の特性ばらつき、温度の
変動等により。
出力信号のパルス幅が変動し、前記論理回路の動作マー
ジンが減少して、誤動作につながる可能性があるという
問題があった。
ジンが減少して、誤動作につながる可能性があるという
問題があった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、出力信号のパルス幅が、素子の特性ばらつきや温
度変動に依存しないようなＰＬＬ回路を提供することに
ある。本発明の他の目的は、上述の如きＰＬＬ回路を構
成するのに好適なりＣｏ回路を提供することにある。ま
た、本発明の更に他の目的は、上記ＰＬＬ回路を有効に
用いる集積回路を提供することにある。
するところは、従来の技術における上述の如き問題を解
消し、出力信号のパルス幅が、素子の特性ばらつきや温
度変動に依存しないようなＰＬＬ回路を提供することに
ある。本発明の他の目的は、上述の如きＰＬＬ回路を構
成するのに好適なりＣｏ回路を提供することにある。ま
た、本発明の更に他の目的は、上記ＰＬＬ回路を有効に
用いる集積回路を提供することにある。
本発明の上記目的は、非安定マルチバイブレータを用い
るＶＣＯ回路において、ＶＣＯ出力信号の低レベル時間
幅を制御する第１の制御入力と、高レベル時間幅を制御
する第２の制御入力とを有する如く構成したことを特徴
とするＶＣＯ回路。
るＶＣＯ回路において、ＶＣＯ出力信号の低レベル時間
幅を制御する第１の制御入力と、高レベル時間幅を制御
する第２の制御入力とを有する如く構成したことを特徴
とするＶＣＯ回路。
および、該ＶＣＯ回路と、該ＶＣＯ回路の出力信号およ
び外部から供給される基準クロックを入力とし、該入力
の位相差に応じて周波数上昇指示信号または周波数下降
指示信号を出力する位相比較器と、前記ＶＣＯ回路の出
力信号を入力とする積分回路と、該積分回路の出力信号
および外部から供給される基準電圧を入力とし、該入力
の電位差に応じてデユーティ上昇信号またはデユーティ
下降信号を出力する電圧比較器と、前記周波数上昇指示
信号９周波数下降指示信号、デユーティ上昇信号、デユ
ーティ下降信号を入力とする第１．第２のチャージポン
プ回路を有し、該第１のチャージポンプ回路の出力を前
記ＶＣＯ回路の第１の制御入力に、また、前記第２のチ
ャージポンプ回路の出力を前記ＶＣＯ回路の第２の制御
入力に接続することを特徴とするＰＬＬ回路によって達
成される。
び外部から供給される基準クロックを入力とし、該入力
の位相差に応じて周波数上昇指示信号または周波数下降
指示信号を出力する位相比較器と、前記ＶＣＯ回路の出
力信号を入力とする積分回路と、該積分回路の出力信号
および外部から供給される基準電圧を入力とし、該入力
の電位差に応じてデユーティ上昇信号またはデユーティ
下降信号を出力する電圧比較器と、前記周波数上昇指示
信号９周波数下降指示信号、デユーティ上昇信号、デユ
ーティ下降信号を入力とする第１．第２のチャージポン
プ回路を有し、該第１のチャージポンプ回路の出力を前
記ＶＣＯ回路の第１の制御入力に、また、前記第２のチ
ャージポンプ回路の出力を前記ＶＣＯ回路の第２の制御
入力に接続することを特徴とするＰＬＬ回路によって達
成される。
本発明に係るＶＣＯ回路においては、出力信号の高レベ
ル時間幅および低レベル時間幅を各々独立に制御する２
つの制御端子を持つ非安定マルチバイブレータにより構
成したことにより、上記目的を達成している。また、本
発明に係るＰＬＬ回路においては、上述のＶＣＯ回路の
出力信号を積分してパルス幅を電圧に変換し、外部から
供給される基準電圧と比較して、その電圧差に応じて上
記ＶＣＯ回路を制御するものである。
ル時間幅および低レベル時間幅を各々独立に制御する２
つの制御端子を持つ非安定マルチバイブレータにより構
成したことにより、上記目的を達成している。また、本
発明に係るＰＬＬ回路においては、上述のＶＣＯ回路の
出力信号を積分してパルス幅を電圧に変換し、外部から
供給される基準電圧と比較して、その電圧差に応じて上
記ＶＣＯ回路を制御するものである。
なお、本発明に係るＰＬＬ＠路を用いる集積回路におい
ては、ＰＬＬ回路へのフィードバック信号を、集積回路
の代表的な位置からとることにより、配線途中における
パルス幅の変化を補正するものである。
ては、ＰＬＬ回路へのフィードバック信号を、集積回路
の代表的な位置からとることにより、配線途中における
パルス幅の変化を補正するものである。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第３図は１本発明の一実施例を示すＶＣＯ回路の構成図
であり、特許請求の範囲の請求項１に対応するものであ
る。図において、１０１．１０２はＮチャンネルＭＯＳ
トランジスタ（以下、単′に「トランジスタ」という）
、１０５，１０６は負荷抵抗、１０７はコンデンサ、７
０９，７１０は制御信号、７０１は出力信号を示してい
る。上述のトランジスタ１０１．１０２は、それぞれの
ドレイン、ゲートが互いに交差接続されており、いずれ
か一方がオンしているとき、他方はオフしている。また
、上記トランジスタ１０１．１０２は、一定周期でオン
、オフを繰り返す、従って、出力信号７０１は、矩形波
となる。
であり、特許請求の範囲の請求項１に対応するものであ
る。図において、１０１．１０２はＮチャンネルＭＯＳ
トランジスタ（以下、単′に「トランジスタ」という）
、１０５，１０６は負荷抵抗、１０７はコンデンサ、７
０９，７１０は制御信号、７０１は出力信号を示してい
る。上述のトランジスタ１０１．１０２は、それぞれの
ドレイン、ゲートが互いに交差接続されており、いずれ
か一方がオンしているとき、他方はオフしている。また
、上記トランジスタ１０１．１０２は、一定周期でオン
、オフを繰り返す、従って、出力信号７０１は、矩形波
となる。
今、トランジスタ１０１がオン、１０２がオフしている
ものとすると、電流は電源から負荷抵抗１０５．トラン
ジスタ１０１を通った後、一部は トランジスタ１０３
を通って接地電位へ、残りはコンデンサ１ｏ７゜トラン
ジスタ１０４を通って接地電位へ流れる。トランジスタ
１０３，１０４のドレイン電流は、それぞれ、制御信号
７０９，７１０の電圧によって定まる一定電流となる。
ものとすると、電流は電源から負荷抵抗１０５．トラン
ジスタ１０１を通った後、一部は トランジスタ１０３
を通って接地電位へ、残りはコンデンサ１ｏ７゜トラン
ジスタ１０４を通って接地電位へ流れる。トランジスタ
１０３，１０４のドレイン電流は、それぞれ、制御信号
７０９，７１０の電圧によって定まる一定電流となる。
従って、時間とともにコンデンサ１０７は充電され、ト
ランジスタ１０１のソース電位は上昇する。これにより
、トランジスタ１０２のゲート、ソース間開電圧がある
一定電圧を越えたとき、トランジスタ１０２はオンし、
これによってトランジスタ１０１はゲート、ソース間が
逆バイアスされて急速にオフする。
ランジスタ１０１のソース電位は上昇する。これにより
、トランジスタ１０２のゲート、ソース間開電圧がある
一定電圧を越えたとき、トランジスタ１０２はオンし、
これによってトランジスタ１０１はゲート、ソース間が
逆バイアスされて急速にオフする。
以上の動作により、本実施例に示すＶＣＯ回路は、出力
信号７０１のハイレベル時間幅は、定電流回路として働
くトランジスタ １０４のドレイン電流が大きい程、す
なわち、制御信号７１０の電圧が高い程短くなり、また
、逆に、出力信号７０１のローレベル時間幅は、制御信
号７０９の電圧が高い程短くなる。すなわち、本実施例
に示すＶＣＯ回路においては、制御信号７０９および７
１０により、出力信号７０１のローレベル時間幅および
ハイレベル時間幅を、独立に制御することができる。
信号７０１のハイレベル時間幅は、定電流回路として働
くトランジスタ １０４のドレイン電流が大きい程、す
なわち、制御信号７１０の電圧が高い程短くなり、また
、逆に、出力信号７０１のローレベル時間幅は、制御信
号７０９の電圧が高い程短くなる。すなわち、本実施例
に示すＶＣＯ回路においては、制御信号７０９および７
１０により、出力信号７０１のローレベル時間幅および
ハイレベル時間幅を、独立に制御することができる。
上記実施例においては、スイッチング素子としてＮチャ
ンネルＭＯＳトランジスタ１０１〜１０４を用いた回路
を例として説明したが、これは他の種類の素子、例えば
、ＰチャンネルＭＯＳトランジスタ、バイポーラトラン
ジスタおよびこれらの組合せによっても良いことは言う
までもない。
ンネルＭＯＳトランジスタ１０１〜１０４を用いた回路
を例として説明したが、これは他の種類の素子、例えば
、ＰチャンネルＭＯＳトランジスタ、バイポーラトラン
ジスタおよびこれらの組合せによっても良いことは言う
までもない。
第１図は、特許請求の範囲の請求項２に対応するＰＬＬ
回路のブロック図である０図において、１は前述の実施
例に示したＶＣＯ回路であり、その出力信号７０１は、
第１のチャージポンプ５の出力信号７０９の電圧が高い
程、ローレベル時間幅が短くなり、逆に、第２のチャー
ジポンプ６の出力信号７１０の電圧が高い程、ハイレベ
ル時間幅が短くなる。
回路のブロック図である０図において、１は前述の実施
例に示したＶＣＯ回路であり、その出力信号７０１は、
第１のチャージポンプ５の出力信号７０９の電圧が高い
程、ローレベル時間幅が短くなり、逆に、第２のチャー
ジポンプ６の出力信号７１０の電圧が高い程、ハイレベ
ル時間幅が短くなる。
上記ＶＣＯ回路１の出力信号７０１は、基準クロック７
０２と１例えば、立上がりエツジにおいて位相が比較さ
れる。基準クロック７０２よりＶＣＯ回路１の出力信号
７０１の周波数が低くなった場合には、基準クロック７
０２に対するＶＣＯ回路１の出力信号７０１の位相遅れ
を位相比較器２が検出し、周波数上昇指示信号７０５を
出力する。第１および第２のチャージポンプ５，６は、
上記信号７０５を受けてｖＣＱ回路制御信号７０９．７
１０の電圧をともに上昇させ、ＶＣＯ回路１の周波数を
上げようとする。逆に、基準クロック７０２よりＶＣＯ
回路１の出力信号７０１の周波数が高くなった場合には
。
０２と１例えば、立上がりエツジにおいて位相が比較さ
れる。基準クロック７０２よりＶＣＯ回路１の出力信号
７０１の周波数が低くなった場合には、基準クロック７
０２に対するＶＣＯ回路１の出力信号７０１の位相遅れ
を位相比較器２が検出し、周波数上昇指示信号７０５を
出力する。第１および第２のチャージポンプ５，６は、
上記信号７０５を受けてｖＣＱ回路制御信号７０９．７
１０の電圧をともに上昇させ、ＶＣＯ回路１の周波数を
上げようとする。逆に、基準クロック７０２よりＶＣＯ
回路１の出力信号７０１の周波数が高くなった場合には
。
基準クロック７０２に対するｖＣｏ６０回路出力信号７
０１の位相進みを位相比較器２が検出し、周波数下降指
示信号７０６を出力する。第１および第２のチャージポ
ンプ５，６は、上記信号７０６を受けてｖＣＯ００回路
制御信号７０９．７１０の電圧をともに下降させ、ｖＣ
Ｏ００回路周波数を下げようとする。
０１の位相進みを位相比較器２が検出し、周波数下降指
示信号７０６を出力する。第１および第２のチャージポ
ンプ５，６は、上記信号７０６を受けてｖＣＯ００回路
制御信号７０９．７１０の電圧をともに下降させ、ｖＣ
Ｏ００回路周波数を下げようとする。
更に、ｖＣＯ００回路出力信号７０１のパルス幅が短く
なった場合は、電圧比較器４が、積分器３の出力信号７
０３の電圧が基準電圧７０４より低くなったことを検出
し、デユーティ上昇指示信号７０８を出力する。該信号
７０８を受けて、第１のチャージポンプ５は、ｖＣＯ回
路制御制御子０９の電圧を上昇させる一方で、第２のチ
ャージポンプ６は、ｖＣＯ回路制御信号７１０の電圧を
下降させ、ｖＣＯ００回路周波数を一定としたまま、パ
ルス幅を長くしようとする。また、ＶＣＯ回路１の出力
信号７０１のパルス幅が長くなった場合は、電圧比較器
４が、積分器３の出力信号７０３の電圧が基準電圧７０
４より高くなったことを検出し、デユーティ下降指示信
号７０７を出力する。該信号７０７を受けて、第１のチ
ャージポンプ５は、ｖＣＯ回路制御制御子０９の電圧を
下降させる一方で、第２のチャージポンプ６は、ｖｃｏ
回路制御信号７１０の電圧を上昇させ、ｖＣＯ００回路
周波数を一定としたまま、パルス幅を短くしようとする
。
なった場合は、電圧比較器４が、積分器３の出力信号７
０３の電圧が基準電圧７０４より低くなったことを検出
し、デユーティ上昇指示信号７０８を出力する。該信号
７０８を受けて、第１のチャージポンプ５は、ｖＣＯ回
路制御制御子０９の電圧を上昇させる一方で、第２のチ
ャージポンプ６は、ｖＣＯ回路制御信号７１０の電圧を
下降させ、ｖＣＯ００回路周波数を一定としたまま、パ
ルス幅を長くしようとする。また、ＶＣＯ回路１の出力
信号７０１のパルス幅が長くなった場合は、電圧比較器
４が、積分器３の出力信号７０３の電圧が基準電圧７０
４より高くなったことを検出し、デユーティ下降指示信
号７０７を出力する。該信号７０７を受けて、第１のチ
ャージポンプ５は、ｖＣＯ回路制御制御子０９の電圧を
下降させる一方で、第２のチャージポンプ６は、ｖｃｏ
回路制御信号７１０の電圧を上昇させ、ｖＣＯ００回路
周波数を一定としたまま、パルス幅を短くしようとする
。
上記実施例によれば、ｖＣＯ００回路出力信号のパルス
幅をフィードバックし、所定のパルス幅になるように制
御しているために、ＶＣＯ回路１を構成する素子の特性
ばらつき、温度変動があっても、正確なパルス幅のクロ
ック信号を得ることが可能なＰＬＬ回路を実現できる。
幅をフィードバックし、所定のパルス幅になるように制
御しているために、ＶＣＯ回路１を構成する素子の特性
ばらつき、温度変動があっても、正確なパルス幅のクロ
ック信号を得ることが可能なＰＬＬ回路を実現できる。
次に、第２図は、特許請求の範囲の請求項４に対応する
ＰＬＬ回路のブロック図である。図において、１は前述
の実施例に示したｖＣＯ回路であり、その出力信号７０
１のローレベル時間幅およびハイレベル時間幅は、信号
７０９および７１０によって制御され、信号７０９の電
圧が高い程、ローレベル時間幅が短くなり、逆に、信号
７１０の電圧が高い程、ハイレベル時間幅が短くなる。
ＰＬＬ回路のブロック図である。図において、１は前述
の実施例に示したｖＣＯ回路であり、その出力信号７０
１のローレベル時間幅およびハイレベル時間幅は、信号
７０９および７１０によって制御され、信号７０９の電
圧が高い程、ローレベル時間幅が短くなり、逆に、信号
７１０の電圧が高い程、ハイレベル時間幅が短くなる。
第１の位相比較器２１は、基準クロック７０２および信
号７０１の立上がりエツジのタイミングを比較する。基
準クロック７０２の立上がりエツジより信号７０１の立
上がりエツジが遅れている場合、上記位相比較器２１は
、信号７０５を出力する。また、基準クロック７０２の
立上がりエツジより信号７０１の立上がりエツジが進ん
でいる場合、上記位相比較器２１は、信号７０６を出力
する。同様に、第２の位相比較器２２は、基準クロック
７０２および信号７０１の立下がりエツジのタイミング
を比較する。基準クロック７０２の立下がりエツジより
信号７０１の立下がりエツジが遅れている場合、上記位
相比較器２２は、信号７１５を出力する。また、基準ク
ロック７０２の立下がりエツジより信号７０１の立下が
りエツジが進んでいる場合、上記位相比較器２２は、信
号７１６を出力する。
号７０１の立上がりエツジのタイミングを比較する。基
準クロック７０２の立上がりエツジより信号７０１の立
上がりエツジが遅れている場合、上記位相比較器２１は
、信号７０５を出力する。また、基準クロック７０２の
立上がりエツジより信号７０１の立上がりエツジが進ん
でいる場合、上記位相比較器２１は、信号７０６を出力
する。同様に、第２の位相比較器２２は、基準クロック
７０２および信号７０１の立下がりエツジのタイミング
を比較する。基準クロック７０２の立下がりエツジより
信号７０１の立下がりエツジが遅れている場合、上記位
相比較器２２は、信号７１５を出力する。また、基準ク
ロック７０２の立下がりエツジより信号７０１の立下が
りエツジが進んでいる場合、上記位相比較器２２は、信
号７１６を出力する。
第１のチャージポンプ５は、上述の信号７０５が入力さ
れると、信号７０９の電圧を上昇させて、信号７０１の
ローレベル時間幅を短くする。また、信号７０６が入力
されると、信号７０９の電圧を下降させて、信号７０１
のローレベル時間幅を長くする。
れると、信号７０９の電圧を上昇させて、信号７０１の
ローレベル時間幅を短くする。また、信号７０６が入力
されると、信号７０９の電圧を下降させて、信号７０１
のローレベル時間幅を長くする。
第２のチャージポンプ６は、上述の信号７１５が入力さ
れると、信号７１Ｇの電圧を上昇させて、信号７０１の
ハイレベル時間幅を短くする。また、信号７１６が入力
されると、信号７１０の電圧を下降させて、信号７０１
のハイレベル時間幅を長くする。
れると、信号７１Ｇの電圧を上昇させて、信号７０１の
ハイレベル時間幅を短くする。また、信号７１６が入力
されると、信号７１０の電圧を下降させて、信号７０１
のハイレベル時間幅を長くする。
以上の通り、信号７０９．７１０の電圧が制御されるこ
とにより、信号７０１は周波数、パルス幅ともに基準ク
ロック７０２に一致するように制御される。
とにより、信号７０１は周波数、パルス幅ともに基準ク
ロック７０２に一致するように制御される。
上記実施例によれば、ｖＣＯ００回路出力信号のパルス
幅をフィードバックし、所定のパルス幅になるように制
御しているために、ｖＣＯ００回路構成する素子の特性
ばらつき、温度変動があっても、正確なパルス幅のクロ
ック信号を得ることが可能なＰＬＬ回路を実現できる。
幅をフィードバックし、所定のパルス幅になるように制
御しているために、ｖＣＯ００回路構成する素子の特性
ばらつき、温度変動があっても、正確なパルス幅のクロ
ック信号を得ることが可能なＰＬＬ回路を実現できる。
なお、上記実施例では、基準クロック７０２と出力クロ
ック７０１の位相比較を１両者の立上りエツジと立上が
りエツジ、立下がりエツジと立下がりエツジで行ったが
、立下がりエツジと立上がりエツジ、立上がりエツジと
立下がりエツジで行っても、同じ効果が得られることは
言うまでもない。
ック７０１の位相比較を１両者の立上りエツジと立上が
りエツジ、立下がりエツジと立下がりエツジで行ったが
、立下がりエツジと立上がりエツジ、立上がりエツジと
立下がりエツジで行っても、同じ効果が得られることは
言うまでもない。
以下、上記実施例をより具体的に説明する。
第４図は、第１図に示したＰＬＬ回路の具体的構成例を
示す回路図である。信号７０１は１位相比較器２および
積分器３に入力する０位相比較器２は、信号７０１とと
もに基準クロック信号７０２を入力し、信号７０１．７
０２の位相差に応じて周波数上昇指示信号７０５または
周波数下降指示信号７０６を出力する。信号７０１の位
相が信号７０２の位相より遅れている場合、第５図（ａ
）に示す如く、信号７０５がローレベルになって、チャ
ージポンプ５，６のＰチャネルＭｏＳトランジスタ５０
１，６０１を駆動し、信号７０９．７１０の電圧を上昇
させ、ＶＣＯ回路１の周波数を上昇させる。逆に、信号
７０１の位相が信号７０２の位相より進んでいる場合、
第５図（ｂ）に示す如く、信号７０６がハイレベルにな
って、チャージポンプ５，６のＮチャネルＭＯＳトラン
ジスタ５０２．６０２を駆動し、信号７０９．７１０の
電圧を下降させ、ＶＣＯ回路１の周波数を下降させる。
示す回路図である。信号７０１は１位相比較器２および
積分器３に入力する０位相比較器２は、信号７０１とと
もに基準クロック信号７０２を入力し、信号７０１．７
０２の位相差に応じて周波数上昇指示信号７０５または
周波数下降指示信号７０６を出力する。信号７０１の位
相が信号７０２の位相より遅れている場合、第５図（ａ
）に示す如く、信号７０５がローレベルになって、チャ
ージポンプ５，６のＰチャネルＭｏＳトランジスタ５０
１，６０１を駆動し、信号７０９．７１０の電圧を上昇
させ、ＶＣＯ回路１の周波数を上昇させる。逆に、信号
７０１の位相が信号７０２の位相より進んでいる場合、
第５図（ｂ）に示す如く、信号７０６がハイレベルにな
って、チャージポンプ５，６のＮチャネルＭＯＳトラン
ジスタ５０２．６０２を駆動し、信号７０９．７１０の
電圧を下降させ、ＶＣＯ回路１の周波数を下降させる。
積分器３は、信号７０１を積分し、信号７０３として出
力する。電圧比較器４は、信号７０３とともに基＄電圧
７０４を入力し、信号７０３．７０４の電圧差に応じて
デユーティ下降指示信号７０７またはデユーティ上昇指
示信号７０ｇを出力する。電圧比較器４は、信号７０４
および該信号７０４より低い電圧の信号４１１を、それ
ぞれ、基準電圧とする２つの電圧比較器４０１．４０２
から成っている。今、信号７０１のパルス間が長くなる
と、第６図（ａ）に示す如く、信号７０３の電圧が信号
７０４の電圧より高くなるため、電圧比較器４０１の出
力信号７０７がハイレベルとなり、チャージポンプ５の
ＮチャネルＭＯＳトランジスタ５０４を駆動し、信号７
０９の電圧を下降させるとともに、チャージポンプ６の
ＰチャネルＭＯＳトランジスタ６０３を駆動して、信号
７１０の電圧を上昇させることにより、信号７０１の周
波数を一定としたまま、パルス幅を短くする。逆に、信
号７０１のパルス幅が長くなると、第６図（ｂ）に示す
如く、信号７０３の電圧が信号４１１の電圧より低くな
るため、電圧比較器４０２の出カフ０８がハイレベルと
なり、チャージポンプ５のＰチャネルＭＯＳトランジス
タ５０３を駆動して、信号７０９の電圧を上昇させると
ともに、チャージポンプ６のＮチャネルＭｏＳトランジ
スタ６０４を駆動して、信号７１０の電圧を下降させる
ことにより、信号７０１の周波数を一定のまま、パルス
幅を短くする。
力する。電圧比較器４は、信号７０３とともに基＄電圧
７０４を入力し、信号７０３．７０４の電圧差に応じて
デユーティ下降指示信号７０７またはデユーティ上昇指
示信号７０ｇを出力する。電圧比較器４は、信号７０４
および該信号７０４より低い電圧の信号４１１を、それ
ぞれ、基準電圧とする２つの電圧比較器４０１．４０２
から成っている。今、信号７０１のパルス間が長くなる
と、第６図（ａ）に示す如く、信号７０３の電圧が信号
７０４の電圧より高くなるため、電圧比較器４０１の出
力信号７０７がハイレベルとなり、チャージポンプ５の
ＮチャネルＭＯＳトランジスタ５０４を駆動し、信号７
０９の電圧を下降させるとともに、チャージポンプ６の
ＰチャネルＭＯＳトランジスタ６０３を駆動して、信号
７１０の電圧を上昇させることにより、信号７０１の周
波数を一定としたまま、パルス幅を短くする。逆に、信
号７０１のパルス幅が長くなると、第６図（ｂ）に示す
如く、信号７０３の電圧が信号４１１の電圧より低くな
るため、電圧比較器４０２の出カフ０８がハイレベルと
なり、チャージポンプ５のＰチャネルＭＯＳトランジス
タ５０３を駆動して、信号７０９の電圧を上昇させると
ともに、チャージポンプ６のＮチャネルＭｏＳトランジ
スタ６０４を駆動して、信号７１０の電圧を下降させる
ことにより、信号７０１の周波数を一定のまま、パルス
幅を短くする。
効果については、前述の通りである。
第７図は、第１図または第２図に示した、本発明に係る
ＰＬＬ回路を、クロック発生器として用いた集積回路を
示すブロック図である。図において、１は前述のＶＣＯ
回路、７は第１図または第２図に示したＰＬＬ回路を示
している。また、９０〜９９はクロックトライバ、８１
〜８９は論理回路を示している。
ＰＬＬ回路を、クロック発生器として用いた集積回路を
示すブロック図である。図において、１は前述のＶＣＯ
回路、７は第１図または第２図に示したＰＬＬ回路を示
している。また、９０〜９９はクロックトライバ、８１
〜８９は論理回路を示している。
本実施例に示す集積回路においては、ＶＣＯ回路１の出
力は、クロックトライバ９０．９１〜９９を通って、論
理回路８１〜８９に供給されている。また、論理回路８
１のクロック入力端子から、信号８０１を取出して、デ
ユーティの制御に用いている。これにより、本実施例に
示す集積回路においては、クロックトライバ９０．９１
の影響によるクロックパルス幅の変動をなくすことがで
きるという効果がある。上述の実施例では、デユーティ
の制御に用いる信号を、論理回路８１のクロック入力端
子からとっているが、これは−例であり、他の論理回路
のクロック入力端子からとっても良い。最も好ましいの
は、上記ＶＣＯ回路１の出力により駆動される論理回路
のうちの、上記ＶＣＯ回路からの配線長の平均値に近い
位置にある１代表的な論理回路の入力端子から信号を取
出すことである。
力は、クロックトライバ９０．９１〜９９を通って、論
理回路８１〜８９に供給されている。また、論理回路８
１のクロック入力端子から、信号８０１を取出して、デ
ユーティの制御に用いている。これにより、本実施例に
示す集積回路においては、クロックトライバ９０．９１
の影響によるクロックパルス幅の変動をなくすことがで
きるという効果がある。上述の実施例では、デユーティ
の制御に用いる信号を、論理回路８１のクロック入力端
子からとっているが、これは−例であり、他の論理回路
のクロック入力端子からとっても良い。最も好ましいの
は、上記ＶＣＯ回路１の出力により駆動される論理回路
のうちの、上記ＶＣＯ回路からの配線長の平均値に近い
位置にある１代表的な論理回路の入力端子から信号を取
出すことである。
以上、詳細に説明した如く、本発明によれば、出力信号
のパルス幅が、素子の特性ばらつきや温度変動に依存し
ないようなＰＬＬ回路を、出力信号の高レベル時間幅お
よび低レベル時間幅を各々独立に制御する２つの制御端
子を持つ非安定マルチバイブレータにより構成したＶＣ
Ｏ回路により構成することで、実現している。また、Ｖ
ＣＯ回路の出力端子から、クロックを必要とする末端論
理回路の間にバッファ等が介在し、パルス幅が変化する
ような場合でも、末端論理回路からフィードパツクをか
けることにより、所望のパルス幅のクロックを得ること
ができる。
のパルス幅が、素子の特性ばらつきや温度変動に依存し
ないようなＰＬＬ回路を、出力信号の高レベル時間幅お
よび低レベル時間幅を各々独立に制御する２つの制御端
子を持つ非安定マルチバイブレータにより構成したＶＣ
Ｏ回路により構成することで、実現している。また、Ｖ
ＣＯ回路の出力端子から、クロックを必要とする末端論
理回路の間にバッファ等が介在し、パルス幅が変化する
ような場合でも、末端論理回路からフィードパツクをか
けることにより、所望のパルス幅のクロックを得ること
ができる。
第１図、第２図は本発明の一実施例を示すＰＬＬ回路の
ブロック図、第３図は同じく一実施例を示すＶＣＯ回路
のブロック図、第４図は第１図に示した実施例のＰＬＬ
回路の詳細を示す回路図、第５図、第６図はその動作タ
イミング図、第７図は本発明に係るＰＬＬ回路を用いた
集積回路を示すブロック図である。 １ ： ＶＣＯ回路、２，２１，２２：位相比較器、３
：積分器、４：電圧比較器、５，６：チャージポンプ、
７：ＰＬＬ回路。 第 図 （ａ）
ブロック図、第３図は同じく一実施例を示すＶＣＯ回路
のブロック図、第４図は第１図に示した実施例のＰＬＬ
回路の詳細を示す回路図、第５図、第６図はその動作タ
イミング図、第７図は本発明に係るＰＬＬ回路を用いた
集積回路を示すブロック図である。 １ ： ＶＣＯ回路、２，２１，２２：位相比較器、３
：積分器、４：電圧比較器、５，６：チャージポンプ、
７：ＰＬＬ回路。 第 図 （ａ）
Claims (1)
- 【特許請求の範囲】 １、非安定マルチバイブレータを用いるＶＣＯ回路にお
いて、ＶＣＯ出力信号の低レベル時間幅を制御する第１
の制御入力と、高レベル時間幅を制御する第２の制御入
力とを有する如く構成したことを特徴とするＶＣＯ回路
。 ２、請求項１記載のＶＣＯ回路と、該ＶＣＯ回路の出力
信号および外部から供給される基準クロックを入力とし
、該入力の位相差に応じて周波数上昇指示信号または周
波数下降指示信号を出力する位相比較器と、前記ＶＣＯ
回路の出力信号を入力とする積分回路と、該積分回路の
出力信号および外部から供給される基準電圧を入力とし
、該入力の電位差に応じてデューティ上昇信号またはデ
ューティ下降信号を出力する電圧比較器と、前記周波数
上昇指示信号、周波数下降指示信号、デューティ上昇信
号、デューティ下降信号を入力とする第１、第２のチャ
ージポンプ回路を有し、該第１のチャージポンプ回路の
出力を前記ＶＣＯ回路の第１の制御入力に、また、前記
第２のチャージポンプ回路の出力を前記ＶＣＯ回路の第
２の制御入力に接続することを特徴とするＰＬＬ回路。 ３、前記ＶＣＯ回路の出力と、位相比較器入力との間に
、分周器を設けたことを特徴とする請求項２記載のＰＬ
Ｌ回路。 ４、請求項１記載のＶＣＯ回路と、該ＶＣＯ回路の出力
信号および外部から供給される基準クロックを入力とし
、両入力の立上がりエッジで位相差を比較し、位相差に
応じてチャージポンプ制御信号を出力する第１の位相比
較器と、前記ＶＣＯ回路の出力信号および基準クロック
を入力とし、両入力の立下がりエッジで位相差を比較し
、位相差に応じてチャージポンプ制御信号を出力する第
２の位相比較器と、前記第１の位相比較器の出力信号を
入力とする第１のチャージポンプ回路と、前記第２の位
相比較器の出力信号を入力とする第２のチャージポンプ
回路とを有し、前記第１のチャージポンプ回路の出力を
前記ＶＣＯ回路の第１の制御入力に、また、前記第２の
チャージポンプ回路の出力を前記ＶＣＯ回路の第２の制
御入力に接続することを特徴とするＰＬＬ回路。 ５、前記ＶＣＯ回路の出力と、位相比較器入力との間に
、分周器を設けたことを特徴とする請求項４記載のＰＬ
Ｌ回路。 ６、クロック発生器として、請求項２から５のいずれか
に記載のＰＬＬ回路を有する集積回路において、前記Ｐ
ＬＬ回路出力により駆動される論理回路のうちの、代表
的な論理回路の入力端子から信号を取出し、これを前記
ＰＬＬ回路にフィードバックする如く構成したことを特
徴とする集積回路。 ７、前記代表的な論理回路として、前記ＰＬＬ回路から
の配線長の平均値に近い位置にあるものを用いることを
特徴とする請求項６記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103962A JPH02281815A (ja) | 1989-04-24 | 1989-04-24 | Ｖｃｏ回路とｐｌｌ回路およびこれらを含む集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103962A JPH02281815A (ja) | 1989-04-24 | 1989-04-24 | Ｖｃｏ回路とｐｌｌ回路およびこれらを含む集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281815A true JPH02281815A (ja) | 1990-11-19 |
Family
ID=14368006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1103962A Pending JPH02281815A (ja) | 1989-04-24 | 1989-04-24 | Ｖｃｏ回路とｐｌｌ回路およびこれらを含む集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02281815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026699A (ja) * | 2000-07-13 | 2002-01-25 | Nec Corp | Ｄｌｌ回路、及び、ｄｌｌ制御方法 |
| JP2002353784A (ja) * | 2001-05-28 | 2002-12-06 | Sony Corp | 発振回路 |
-
1989
- 1989-04-24 JP JP1103962A patent/JPH02281815A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026699A (ja) * | 2000-07-13 | 2002-01-25 | Nec Corp | Ｄｌｌ回路、及び、ｄｌｌ制御方法 |
| JP2002353784A (ja) * | 2001-05-28 | 2002-12-06 | Sony Corp | 発振回路 |
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