JPH09294367A - 電圧供給回路 - Google Patents
電圧供給回路Info
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- JPH09294367A JPH09294367A JP10240196A JP10240196A JPH09294367A JP H09294367 A JPH09294367 A JP H09294367A JP 10240196 A JP10240196 A JP 10240196A JP 10240196 A JP10240196 A JP 10240196A JP H09294367 A JPH09294367 A JP H09294367A
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Abstract
(57)【要約】
【課題】 広範囲にわたって用いられる電源電圧に対応
でき、昇圧回路に供給されたクロック信号周波数の電源
電圧依存性を解消でき、出力電圧のリップルを抑制で
き、安定した昇圧電圧を供給できる電圧供給回路を実現
する。 【解決手段】 立ち上がり時に電源電圧ＶCCで動作し、
通常動作時に昇圧電圧Ｖ OUT で動作する発振器１０によ
りクロック信号ＣＬＫを発生し、昇圧回路３０に供給
し、昇圧回路３０の昇圧電圧ＶOUT を抵抗素子ＲL1，Ｒ
L2により分圧し、比較器４０は分圧電圧ＶT と基準電圧
Ｖref とを比較し、比較結果に応じて動作制御信号ＣＳ
Ｓを発生し、発振器１０の動作を制御することで昇圧電
圧ＶOUT のレベルを一定に保持するので、発振器１０に
より発生したクロック信号ＣＬＫの周波数を広範囲にわ
たって用いられる電源電圧ＶCCに対して一定に保持で
き、昇圧電圧ＶOUT のリップルを抑制でき、安定して昇
圧電圧ＶOUT を供給できる。
でき、昇圧回路に供給されたクロック信号周波数の電源
電圧依存性を解消でき、出力電圧のリップルを抑制で
き、安定した昇圧電圧を供給できる電圧供給回路を実現
する。 【解決手段】 立ち上がり時に電源電圧ＶCCで動作し、
通常動作時に昇圧電圧Ｖ OUT で動作する発振器１０によ
りクロック信号ＣＬＫを発生し、昇圧回路３０に供給
し、昇圧回路３０の昇圧電圧ＶOUT を抵抗素子ＲL1，Ｒ
L2により分圧し、比較器４０は分圧電圧ＶT と基準電圧
Ｖref とを比較し、比較結果に応じて動作制御信号ＣＳ
Ｓを発生し、発振器１０の動作を制御することで昇圧電
圧ＶOUT のレベルを一定に保持するので、発振器１０に
より発生したクロック信号ＣＬＫの周波数を広範囲にわ
たって用いられる電源電圧ＶCCに対して一定に保持で
き、昇圧電圧ＶOUT のリップルを抑制でき、安定して昇
圧電圧ＶOUT を供給できる。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば、半導体
記憶装置に昇圧電圧を供給する電圧供給回路に関するも
のである。
記憶装置に昇圧電圧を供給する電圧供給回路に関するも
のである。
【０００２】
【従来の技術】一般的に、フラッシュＥＥＰＲＯＭにお
いては、低電圧動作の場合、メモリトランジスタの動作
マージンを確保するあるいは高速なアクセスを実現する
ために書き込みおよび読み出し時にワード線に昇圧電圧
を印加することが一般的に行われている。たとえば、電
源電圧ＶCCが３．６Ｖ以下でも、読み出し時にワード線
に４〜５Ｖの昇圧電圧を印加する。
いては、低電圧動作の場合、メモリトランジスタの動作
マージンを確保するあるいは高速なアクセスを実現する
ために書き込みおよび読み出し時にワード線に昇圧電圧
を印加することが一般的に行われている。たとえば、電
源電圧ＶCCが３．６Ｖ以下でも、読み出し時にワード線
に４〜５Ｖの昇圧電圧を印加する。
【０００３】図６は一般的に用いられている電圧供給回
路の回路図である。図６において、１００は発振器（ク
ロック発生回路）、２０はバッファ、３０は昇圧回路、
４０は比較回路、６０は基準電圧発生回路、ＲL1，ＲL2
は抵抗素子、ＮＤ0 は分圧ノード、ＴOUT は昇圧回路３
０の出力端子をそれぞれ示している。
路の回路図である。図６において、１００は発振器（ク
ロック発生回路）、２０はバッファ、３０は昇圧回路、
４０は比較回路、６０は基準電圧発生回路、ＲL1，ＲL2
は抵抗素子、ＮＤ0 は分圧ノード、ＴOUT は昇圧回路３
０の出力端子をそれぞれ示している。
【０００４】図示のように、発振器１００によりクロッ
ク信号ＣＬＫが発生され、バッファ２０により整形され
た後、昇圧回路３０に入力される。昇圧回路３０により
バッファ２０から入力されたクロック信号ＣＬＫを用い
て、高電圧ＶOUT が発生され、出力端子ＴOUT に出力さ
れる。また、出力端子ＴOUT に出力された高電圧ＶOUT
が抵抗素子ＲL1，ＲL2により分圧され、ノードＮＤ0 に
分圧電圧ＶT が発生され、比較器４０に入力される。
ク信号ＣＬＫが発生され、バッファ２０により整形され
た後、昇圧回路３０に入力される。昇圧回路３０により
バッファ２０から入力されたクロック信号ＣＬＫを用い
て、高電圧ＶOUT が発生され、出力端子ＴOUT に出力さ
れる。また、出力端子ＴOUT に出力された高電圧ＶOUT
が抵抗素子ＲL1，ＲL2により分圧され、ノードＮＤ0 に
分圧電圧ＶT が発生され、比較器４０に入力される。
【０００５】比較器４０は、たとえば、差動増幅回路に
より構成され、差動増幅回路の一方の入力端子Ｔ1 に、
ノードＮＤ0 の電圧ＶT が印加され、他方の入力端子Ｔ
2 に基準電圧発生回路６０により発生された基準電圧Ｖ
ref が印加される。比較器４０によりノードＮＤ0 の分
圧電圧ＶT と基準電圧Ｖref とが比較され、たとえば、
電圧ＶT が基準電圧Ｖref より低いとき、発振器１００
を動作させ、電圧ＶTが基準電圧Ｖref より高いとき、
発振器１００を停止させる動作制御信号ＣＳＳが発生さ
れ、発振器１００に出力される。
より構成され、差動増幅回路の一方の入力端子Ｔ1 に、
ノードＮＤ0 の電圧ＶT が印加され、他方の入力端子Ｔ
2 に基準電圧発生回路６０により発生された基準電圧Ｖ
ref が印加される。比較器４０によりノードＮＤ0 の分
圧電圧ＶT と基準電圧Ｖref とが比較され、たとえば、
電圧ＶT が基準電圧Ｖref より低いとき、発振器１００
を動作させ、電圧ＶTが基準電圧Ｖref より高いとき、
発振器１００を停止させる動作制御信号ＣＳＳが発生さ
れ、発振器１００に出力される。
【０００６】このように、昇圧回路３０の出力電圧Ｖ
OUT を発振器１００側に帰還することにより、発振器１
００の動作／停止状態が制御され、昇圧回路３０により
発生された昇圧電圧ＶOUT が一定のレベルに保持され
る。
OUT を発振器１００側に帰還することにより、発振器１
００の動作／停止状態が制御され、昇圧回路３０により
発生された昇圧電圧ＶOUT が一定のレベルに保持され
る。
【０００７】
【発明が解決しようとする課題】ところで、上述した電
圧供給回路では、単一電源電圧ＶCC、たとえば、５Ｖの
電源電圧で動作する場合にそれほど問題がないが、低電
圧化が進み、たとえば、電源電圧ＶCCが２．２Ｖ〜５．
５Ｖの広範囲にわたって供給された場合では、電圧の供
給が不安定になるという問題がある。
圧供給回路では、単一電源電圧ＶCC、たとえば、５Ｖの
電源電圧で動作する場合にそれほど問題がないが、低電
圧化が進み、たとえば、電源電圧ＶCCが２．２Ｖ〜５．
５Ｖの広範囲にわたって供給された場合では、電圧の供
給が不安定になるという問題がある。
【０００８】たとえば、発振器１００により発生された
クロック信号ＣＬＫの周波数が電源電圧ＶCCに依存し、
低電圧でクロック信号ＣＬＫの周波数が低く、高電圧で
クロック信号ＣＬＫの周波数が高くなる。また、クロッ
ク信号ＣＬＫの周波数が一定に保持されても、昇圧回路
３０の昇圧能力が高電圧の方が高いから、電源電圧Ｖ CC
に応じて、電圧供給回路の電圧供給能力が変わる。
クロック信号ＣＬＫの周波数が電源電圧ＶCCに依存し、
低電圧でクロック信号ＣＬＫの周波数が低く、高電圧で
クロック信号ＣＬＫの周波数が高くなる。また、クロッ
ク信号ＣＬＫの周波数が一定に保持されても、昇圧回路
３０の昇圧能力が高電圧の方が高いから、電源電圧Ｖ CC
に応じて、電圧供給回路の電圧供給能力が変わる。
【０００９】また、昇圧回路の面積を低減するために
は、クロック信号ＣＬＫの周波数を上げるのがよいが、
低電圧で大きな負荷を高周波のクロック信号で駆動する
には、それに応じた大きなバッファ回路が必要であり、
バッファ回路の規模が大きくなると、回路自体の容量、
貫通電流などもそれに応じて大きくなり、電源電圧ＶCC
の高いところではそれだけ無駄な電力を消費させること
になる。
は、クロック信号ＣＬＫの周波数を上げるのがよいが、
低電圧で大きな負荷を高周波のクロック信号で駆動する
には、それに応じた大きなバッファ回路が必要であり、
バッファ回路の規模が大きくなると、回路自体の容量、
貫通電流などもそれに応じて大きくなり、電源電圧ＶCC
の高いところではそれだけ無駄な電力を消費させること
になる。
【００１０】これを改善するため、電源電圧ＶCCに対し
て一定、あるいは電源電圧ＶCCの変化とは逆に電源電圧
ＶCCが上がるとクロック信号ＣＬＫの周波数を下げ、電
源電圧ＶCCが下がるとクロック信号ＣＬＫの周波数を上
げるような電圧供給回路が提案されたが、周波数が下が
ると、昇圧回路の出力電圧ＶOUT のリップル成分（上下
変動）が大きくなってしまって好ましくない。
て一定、あるいは電源電圧ＶCCの変化とは逆に電源電圧
ＶCCが上がるとクロック信号ＣＬＫの周波数を下げ、電
源電圧ＶCCが下がるとクロック信号ＣＬＫの周波数を上
げるような電圧供給回路が提案されたが、周波数が下が
ると、昇圧回路の出力電圧ＶOUT のリップル成分（上下
変動）が大きくなってしまって好ましくない。
【００１１】図７は昇圧回路動作時のクロック信号ＣＬ
Ｋおよび出力電圧ＶOUT の波形を示す波形図である。図
７において、ａはクロック信号ＣＬＫがハイレベル、ｂ
はクロック信号ＣＬＫがローレベルの期間である。図示
のように、クロック信号ＣＬＫがハイレベルに保持され
ているａ期間中に、昇圧回路において出力端子ＴOUT 側
に向かって電荷が転送され、出力電圧ＶOUT が上昇し、
クロック信号ＣＬＫがローレベルに保持されているｂ期
間中に、電荷の転送が行われず、出力端子ＴOUT から負
荷側に向かって流れる負荷電流により、出力電圧ＶOUT
が降下する。
Ｋおよび出力電圧ＶOUT の波形を示す波形図である。図
７において、ａはクロック信号ＣＬＫがハイレベル、ｂ
はクロック信号ＣＬＫがローレベルの期間である。図示
のように、クロック信号ＣＬＫがハイレベルに保持され
ているａ期間中に、昇圧回路において出力端子ＴOUT 側
に向かって電荷が転送され、出力電圧ＶOUT が上昇し、
クロック信号ＣＬＫがローレベルに保持されているｂ期
間中に、電荷の転送が行われず、出力端子ＴOUT から負
荷側に向かって流れる負荷電流により、出力電圧ＶOUT
が降下する。
【００１２】このように、クロック信号ＣＬＫが相互に
ハイレベルおよびローレベルに保持されるため、昇圧回
路の出力電圧ＶOUT のレベルがそれに応じて上下変動す
る。クロック信号ＣＬＫの周波数が低くなると、出力電
圧ＶOUT のリップル成分が大きくなる。たとえば、フラ
ッシュＥＥＰＲＯＭのワード線に供給された昇圧電圧の
電流能力が大きく要求され、たとえば、２ｍＡ程度ある
いはそれ以上に電流を持続して供給する能力と、リップ
ルの小さい素早く回復能力が要求されている。一方、昇
圧回路においては、駆動用クロック信号ＣＬＫのハイレ
ベルが３Ｖ以下になると、トランジスタのしきい値電圧
Ｖth、ソース／ドレイン電流Ｉdsのために周波数の電源
電圧依存性が大きくなる。
ハイレベルおよびローレベルに保持されるため、昇圧回
路の出力電圧ＶOUT のレベルがそれに応じて上下変動す
る。クロック信号ＣＬＫの周波数が低くなると、出力電
圧ＶOUT のリップル成分が大きくなる。たとえば、フラ
ッシュＥＥＰＲＯＭのワード線に供給された昇圧電圧の
電流能力が大きく要求され、たとえば、２ｍＡ程度ある
いはそれ以上に電流を持続して供給する能力と、リップ
ルの小さい素早く回復能力が要求されている。一方、昇
圧回路においては、駆動用クロック信号ＣＬＫのハイレ
ベルが３Ｖ以下になると、トランジスタのしきい値電圧
Ｖth、ソース／ドレイン電流Ｉdsのために周波数の電源
電圧依存性が大きくなる。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、広範囲にわたって用いられる電
源電圧に対応でき、特に低電源電圧で動作する場合、電
流供給能力の向上を図れ、クロック周波数が電源電圧に
対して一定に保持でき、出力電圧のリップルを抑制でき
る電圧供給回路を提供することにある。
のであり、その目的は、広範囲にわたって用いられる電
源電圧に対応でき、特に低電源電圧で動作する場合、電
流供給能力の向上を図れ、クロック周波数が電源電圧に
対して一定に保持でき、出力電圧のリップルを抑制でき
る電圧供給回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電源端子を介して供給される動作電圧を
受けて、クロック信号を発生するクロック発生回路と、
上記クロック発生回路により発生したクロック信号に応
じて、電源電圧と異なるレベルの電圧を発生し、出力端
子から出力する昇圧回路と、上記昇圧回路の出力電圧を
基準電圧と比較して、比較結果に応じて上記クロック発
生回路の動作／停止状態の切り換え制御を行う電圧制御
手段とを備え、上記クロック発生回路の電源端子が上記
昇圧回路の出力端子に接続されている。
め、本発明は、電源端子を介して供給される動作電圧を
受けて、クロック信号を発生するクロック発生回路と、
上記クロック発生回路により発生したクロック信号に応
じて、電源電圧と異なるレベルの電圧を発生し、出力端
子から出力する昇圧回路と、上記昇圧回路の出力電圧を
基準電圧と比較して、比較結果に応じて上記クロック発
生回路の動作／停止状態の切り換え制御を行う電圧制御
手段とを備え、上記クロック発生回路の電源端子が上記
昇圧回路の出力端子に接続されている。
【００１５】本発明によれば、クロック発生回路の動作
電圧として、電圧供給回路により発生した電圧が供給さ
れる。たとえば、クロック発生回路により発生したクロ
ック信号に応じて、昇圧回路により電源電圧と異なるレ
ベルの電圧が発生され、昇圧回路の出力端子に出力さ
れ、さらに昇圧回路の出力電圧と基準電圧レベルとが比
較され、比較結果に応じてクロック発生回路の動作／停
止状態が切り換えられる電圧制御手段とを備えた電圧供
給回路においては、昇圧回路の出力端子がクロック発生
回路の電源端子に接続され、クロック発生回路は昇圧電
圧を動作電圧として受ける。
電圧として、電圧供給回路により発生した電圧が供給さ
れる。たとえば、クロック発生回路により発生したクロ
ック信号に応じて、昇圧回路により電源電圧と異なるレ
ベルの電圧が発生され、昇圧回路の出力端子に出力さ
れ、さらに昇圧回路の出力電圧と基準電圧レベルとが比
較され、比較結果に応じてクロック発生回路の動作／停
止状態が切り換えられる電圧制御手段とを備えた電圧供
給回路においては、昇圧回路の出力端子がクロック発生
回路の電源端子に接続され、クロック発生回路は昇圧電
圧を動作電圧として受ける。
【００１６】この結果、広範囲にわたって供給される電
源電圧で動作する場合、低電圧側において電流供給能力
の向上を図れ、高電圧側において消費電力の低減を図れ
る。また、クロック発生回路により発生したクロック信
号の周波数が外部電源電圧の変動に依存せず、常に一定
に保持でき、出力電圧のリップルを抑制でき、安定した
昇圧電圧を供給できる。
源電圧で動作する場合、低電圧側において電流供給能力
の向上を図れ、高電圧側において消費電力の低減を図れ
る。また、クロック発生回路により発生したクロック信
号の周波数が外部電源電圧の変動に依存せず、常に一定
に保持でき、出力電圧のリップルを抑制でき、安定した
昇圧電圧を供給できる。
【００１７】
【発明の実施の形態】第１実施形態 図１は、本発明に係る電圧供給回路の第１の実施形態を
示す回路図である。図１において、１０は発振器、２０
はバッファ、３０は昇圧回路、４０は比較回路、５０は
レベルシフト回路、６０は基準電圧発生回路、ＲL1，Ｒ
L2は抵抗素子、ＮＤ0 は分圧ノード、ＴOUT は昇圧回路
３０の出力端子をそれぞれ示している。
示す回路図である。図１において、１０は発振器、２０
はバッファ、３０は昇圧回路、４０は比較回路、５０は
レベルシフト回路、６０は基準電圧発生回路、ＲL1，Ｒ
L2は抵抗素子、ＮＤ0 は分圧ノード、ＴOUT は昇圧回路
３０の出力端子をそれぞれ示している。
【００１８】図示のように、発振器１０の出力端子がバ
ッファ２０を介して昇圧回路の入力端子に接続され、昇
圧回路の出力端子ＴOUT が直列に接続された抵抗素子Ｒ
L1，ＲL2を介して接地線２に接続され、また、抵抗素子
ＲL1，ＲL2の接続点により、分圧ノードＮＤ0 が構成さ
れている。ノードＮＤ0 が比較器４０入力端子Ｔ1 に接
続され、比較器４０入力端子Ｔ2 が基準電圧発生回路６
０の出力端子に接続されている。比較器４０の出力端子
がレベルシフト回路５０を介して発振器１０に接続され
ている。なお、本実施形態においては、発振器１０およ
びレベルシフト回路５０の動作電圧として昇圧回路３０
の昇圧電圧ＶOUT が供給されている。
ッファ２０を介して昇圧回路の入力端子に接続され、昇
圧回路の出力端子ＴOUT が直列に接続された抵抗素子Ｒ
L1，ＲL2を介して接地線２に接続され、また、抵抗素子
ＲL1，ＲL2の接続点により、分圧ノードＮＤ0 が構成さ
れている。ノードＮＤ0 が比較器４０入力端子Ｔ1 に接
続され、比較器４０入力端子Ｔ2 が基準電圧発生回路６
０の出力端子に接続されている。比較器４０の出力端子
がレベルシフト回路５０を介して発振器１０に接続され
ている。なお、本実施形態においては、発振器１０およ
びレベルシフト回路５０の動作電圧として昇圧回路３０
の昇圧電圧ＶOUT が供給されている。
【００１９】発振器１０は昇圧電圧ＶOUT を動作電圧と
して受けて、レベルシフト回路５０からの動作制御信号
ＣＳＳのレベルに応じて、動作／停止状態を制御する。
たとえば、レベルシフト回路５０からハイレベル動作制
御信号ＣＳＳを受けたとき、発振器１０は動作し、クロ
ック信号ＣＬＫを発生し、バッファ２０に出力する。一
方、レベルシフト回路５０からローレベルの動作制御信
号ＣＳＳを受けたとき、発振器１０はクロック信号ＣＬ
Ｋの発生を停止する。
して受けて、レベルシフト回路５０からの動作制御信号
ＣＳＳのレベルに応じて、動作／停止状態を制御する。
たとえば、レベルシフト回路５０からハイレベル動作制
御信号ＣＳＳを受けたとき、発振器１０は動作し、クロ
ック信号ＣＬＫを発生し、バッファ２０に出力する。一
方、レベルシフト回路５０からローレベルの動作制御信
号ＣＳＳを受けたとき、発振器１０はクロック信号ＣＬ
Ｋの発生を停止する。
【００２０】図２は本第１の実施形態における電圧供給
回路の発振器１０の具体的な構成例を示す回路図であ
る。図２において、ＮＴ0 はｎＭＯＳトランジスタ、端
子ＴS はレベルシフト回路５０からの動作制御信号ＣＳ
Ｓの入力端子、ＮＧＴ1 はＮＡＮＤゲート、Ｒ1 ，
Ｒ2 ，Ｒ3 ，Ｒ4 は抵抗素子、ＩＮＶ1 ，ＩＮＶ2 ，Ｉ
ＮＶ3 ，ＩＮＶ4 はインバータ、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ
4 はキャパシタ、１は電源電圧ＶCCの供給線、２は接地
線、ＴCLK はクロック信号ＣＬＫの出力端子をそれぞれ
示している。なお、ｎＭＯＳトランジスタＮＴ0 はしき
い値電圧Ｖth＝０Ｖが好ましい。
回路の発振器１０の具体的な構成例を示す回路図であ
る。図２において、ＮＴ0 はｎＭＯＳトランジスタ、端
子ＴS はレベルシフト回路５０からの動作制御信号ＣＳ
Ｓの入力端子、ＮＧＴ1 はＮＡＮＤゲート、Ｒ1 ，
Ｒ2 ，Ｒ3 ，Ｒ4 は抵抗素子、ＩＮＶ1 ，ＩＮＶ2 ，Ｉ
ＮＶ3 ，ＩＮＶ4 はインバータ、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ
4 はキャパシタ、１は電源電圧ＶCCの供給線、２は接地
線、ＴCLK はクロック信号ＣＬＫの出力端子をそれぞれ
示している。なお、ｎＭＯＳトランジスタＮＴ0 はしき
い値電圧Ｖth＝０Ｖが好ましい。
【００２１】ＮＡＮＤゲートＮＧＴ1 の一方の入力端子
がレベルシフト回路５０からの動作制御信号ＣＳＳの入
力端子ＴS に接続され、他方の入力端子が発振器１０の
出力端子ＴCLK に接続されている。ＮＡＮＤゲートＮＧ
Ｔ1 の出力端子が抵抗素子Ｒ 1 を介してインバータＩＮ
Ｖ1 の入力端子に接続され、さらにキャパシタＣ1 を介
して接地されている。以下、インバータＩＮＶ4 まで
に、これと同様に抵抗素子Ｒ、キャパシタおよびインバ
ータが接続されている。インバータＩＮＶ4 の出力端子
が発振器１０の出力端子ＴCLK に接続され、さらにＮＡ
ＮＤゲートＮＧＴ 1 の入力端子に接続されている。
がレベルシフト回路５０からの動作制御信号ＣＳＳの入
力端子ＴS に接続され、他方の入力端子が発振器１０の
出力端子ＴCLK に接続されている。ＮＡＮＤゲートＮＧ
Ｔ1 の出力端子が抵抗素子Ｒ 1 を介してインバータＩＮ
Ｖ1 の入力端子に接続され、さらにキャパシタＣ1 を介
して接地されている。以下、インバータＩＮＶ4 まで
に、これと同様に抵抗素子Ｒ、キャパシタおよびインバ
ータが接続されている。インバータＩＮＶ4 の出力端子
が発振器１０の出力端子ＴCLK に接続され、さらにＮＡ
ＮＤゲートＮＧＴ 1 の入力端子に接続されている。
【００２２】インバータＩＮＶ1 ，ＩＮＶ2 ，ＩＮ
Ｖ3 ，ＩＮＶ4 の電源端子がノードＮＤ 1 に接続され、
ノードＮＤ1 が昇圧回路３０の出力端子ＴOUT に接続さ
れている。さらに、ノードＮＤ1 がｎＭＯＳトランジス
タＮＴ0 のソース拡散層に接続され、ｎＭＯＳトランジ
スタＮＴ0 のゲート電極およびドレイン拡散層がともに
電源電圧ＶCCの供給線１に接続されている。すなわち、
ｎＭＯＳトランジスタＮＴ 0 がダイオード接続となる。
Ｖ3 ，ＩＮＶ4 の電源端子がノードＮＤ 1 に接続され、
ノードＮＤ1 が昇圧回路３０の出力端子ＴOUT に接続さ
れている。さらに、ノードＮＤ1 がｎＭＯＳトランジス
タＮＴ0 のソース拡散層に接続され、ｎＭＯＳトランジ
スタＮＴ0 のゲート電極およびドレイン拡散層がともに
電源電圧ＶCCの供給線１に接続されている。すなわち、
ｎＭＯＳトランジスタＮＴ 0 がダイオード接続となる。
【００２３】回路の立ち上がり時に、昇圧回路３０の出
力端子ＴOUT に出力された昇圧電圧ＶOUT のレベルが電
源電圧ＶCCのレベル以下のとき、ｎＭＯＳトランジスタ
ＮＴ 0 により構成されたダイオードが順方向にバイアス
され、この場合バックゲートバイアス効果により、導通
時にドレイン拡散層とソース拡散層との間に０．５Ｖ程
度の電圧降下が生じ、ノードＮＤ1 に電源電圧ＶCCより
０．５Ｖ程度低い電圧が印加され、ＮＡＮＤゲートＮＧ
Ｔ1 、インバータＩＮＶ1 ，ＩＮＶ2 ，ＩＮＶ 3 ，ＩＮ
Ｖ4 は電圧（ＶCC−０．５Ｖ）で動作する。
力端子ＴOUT に出力された昇圧電圧ＶOUT のレベルが電
源電圧ＶCCのレベル以下のとき、ｎＭＯＳトランジスタ
ＮＴ 0 により構成されたダイオードが順方向にバイアス
され、この場合バックゲートバイアス効果により、導通
時にドレイン拡散層とソース拡散層との間に０．５Ｖ程
度の電圧降下が生じ、ノードＮＤ1 に電源電圧ＶCCより
０．５Ｖ程度低い電圧が印加され、ＮＡＮＤゲートＮＧ
Ｔ1 、インバータＩＮＶ1 ，ＩＮＶ2 ，ＩＮＶ 3 ，ＩＮ
Ｖ4 は電圧（ＶCC−０．５Ｖ）で動作する。
【００２４】発振器１０においては、ＮＡＮＤゲートＮ
ＧＴ1 の一方の入力端子にレベルシフト回路５０からの
動作制御信号ＣＳＳが入力され、他方の入力端子にイン
バータＩＮＶ4 の出力端子に接続されているため、レベ
ルシフト回路５０からハイレベル、たとえば、電源電圧
ＶCCレベルの動作制御信号ＣＳＳが入力されていると
き、リングオシレータが構成され、発振器１０の出力端
子ＴCLK に、一定の周期で電源電圧ＶCCレベルと接地電
位ＧＮＤレベルを相互にとるクロック信号ＣＬＫが出力
される。発振器１０からのクロック信号ＣＬＫがバッフ
ァ２０を介して昇圧回路３０に供給され、これに応じて
昇圧回路３０が動作し、出力端子ＴOUT に昇圧電圧ＶOU
T が出力される。
ＧＴ1 の一方の入力端子にレベルシフト回路５０からの
動作制御信号ＣＳＳが入力され、他方の入力端子にイン
バータＩＮＶ4 の出力端子に接続されているため、レベ
ルシフト回路５０からハイレベル、たとえば、電源電圧
ＶCCレベルの動作制御信号ＣＳＳが入力されていると
き、リングオシレータが構成され、発振器１０の出力端
子ＴCLK に、一定の周期で電源電圧ＶCCレベルと接地電
位ＧＮＤレベルを相互にとるクロック信号ＣＬＫが出力
される。発振器１０からのクロック信号ＣＬＫがバッフ
ァ２０を介して昇圧回路３０に供給され、これに応じて
昇圧回路３０が動作し、出力端子ＴOUT に昇圧電圧ＶOU
T が出力される。
【００２５】ここで、立ち上がりの過渡期間中に、たと
えば、時間ｔ0 において、昇圧回路３０の出力端子Ｔ
OUT に出力された昇圧電圧ＶOUT のレベルが電源電圧Ｖ
CCレベルを越えるとする。これにより、時間ｔ0 からｎ
ＭＯＳトランジスタＮＴ0 により構成されたダイオード
が逆バイアスされる。ｎＭＯＳトランジスタＮＴ0 は、
しきい値電圧Ｖth＝０Ｖであり、リーク電流が心配され
るが、バックゲートバイアスとして電源電圧ＶCCが印加
されていることになるので、昇圧電圧ＶOUT のレベルが
電源電圧ＶCCレベル以上になる場合でもノードＮＤ1 か
ら電源電圧ＶCCの供給線１への漏れ電流が流れない。
えば、時間ｔ0 において、昇圧回路３０の出力端子Ｔ
OUT に出力された昇圧電圧ＶOUT のレベルが電源電圧Ｖ
CCレベルを越えるとする。これにより、時間ｔ0 からｎ
ＭＯＳトランジスタＮＴ0 により構成されたダイオード
が逆バイアスされる。ｎＭＯＳトランジスタＮＴ0 は、
しきい値電圧Ｖth＝０Ｖであり、リーク電流が心配され
るが、バックゲートバイアスとして電源電圧ＶCCが印加
されていることになるので、昇圧電圧ＶOUT のレベルが
電源電圧ＶCCレベル以上になる場合でもノードＮＤ1 か
ら電源電圧ＶCCの供給線１への漏れ電流が流れない。
【００２６】このため、時間ｔ0 からＮＡＮＤゲートＮ
ＧＴ1 、インバータＩＮＶ1 ，ＩＮＶ2 ，ＩＮＶ3 ，Ｉ
ＮＶ4 が昇圧電圧ＶOUT で動作し、ＮＡＮＤゲートＮＧ
Ｔ1にレベルシフト回路５０からハイレベル、たとえ
ば、昇圧電圧ＶOUT レベルの動作制御信号ＣＳＳが入力
されているとき、発振器１０が動作し、出力端子ＴCLK
に一定の周期で昇圧電圧ＶOUT レベルと接地電位ＧＮＤ
レベルを相互にとるクロック信号ＣＬＫが出力される。
ＧＴ1 、インバータＩＮＶ1 ，ＩＮＶ2 ，ＩＮＶ3 ，Ｉ
ＮＶ4 が昇圧電圧ＶOUT で動作し、ＮＡＮＤゲートＮＧ
Ｔ1にレベルシフト回路５０からハイレベル、たとえ
ば、昇圧電圧ＶOUT レベルの動作制御信号ＣＳＳが入力
されているとき、発振器１０が動作し、出力端子ＴCLK
に一定の周期で昇圧電圧ＶOUT レベルと接地電位ＧＮＤ
レベルを相互にとるクロック信号ＣＬＫが出力される。
【００２７】このように、発振器１０において立ち上が
り時に電源電圧ＶCCで動作し、通常動作時に昇圧電圧Ｖ
OUT で動作する。昇圧回路３０の出力電圧ＶOUT のレベ
ルは基準電圧発生回路６０により発生された基準電圧Ｖ
ref により制御されるので、通常動作時に発生された昇
圧電圧ＶOUT のレベルが一定に保持される。この結果、
発振器１０により発生したクロック信号ＣＬＫの周波数
が一定に保持される。
り時に電源電圧ＶCCで動作し、通常動作時に昇圧電圧Ｖ
OUT で動作する。昇圧回路３０の出力電圧ＶOUT のレベ
ルは基準電圧発生回路６０により発生された基準電圧Ｖ
ref により制御されるので、通常動作時に発生された昇
圧電圧ＶOUT のレベルが一定に保持される。この結果、
発振器１０により発生したクロック信号ＣＬＫの周波数
が一定に保持される。
【００２８】バッファ２０は発振器１０からのクロック
信号ＣＬＫを整形して昇圧回路３０に出力する。昇圧回
路３０は、たとえば、チャージポンプとしての容量素子
を備えたチャージポンプ式昇圧回路であって、バッファ
２０からのクロック信号ＣＬＫに応じて昇圧動作を行
い、電源電圧ＶCCレベル以上の昇圧電圧ＶOUT を発生
し、出力端子ＴOUT に出力する。
信号ＣＬＫを整形して昇圧回路３０に出力する。昇圧回
路３０は、たとえば、チャージポンプとしての容量素子
を備えたチャージポンプ式昇圧回路であって、バッファ
２０からのクロック信号ＣＬＫに応じて昇圧動作を行
い、電源電圧ＶCCレベル以上の昇圧電圧ＶOUT を発生
し、出力端子ＴOUT に出力する。
【００２９】昇圧回路３０により発生した昇圧電圧Ｖ
OUT が抵抗素子ＲL1，ＲL2により分圧され、分圧ノード
ＮＤ0 に電圧ＶT が発生される。比較器４０の入力端子
Ｔ1 に入力される。比較器４０の入力端子Ｔ2 に基準電
圧発生回路６０により発生された基準電圧Ｖref が入力
されている。
OUT が抵抗素子ＲL1，ＲL2により分圧され、分圧ノード
ＮＤ0 に電圧ＶT が発生される。比較器４０の入力端子
Ｔ1 に入力される。比較器４０の入力端子Ｔ2 に基準電
圧発生回路６０により発生された基準電圧Ｖref が入力
されている。
【００３０】比較器４０は入力端子Ｔ1 に入力されたノ
ードＮＤ0 の電圧ＶT と入力端子Ｔ 2 に入力された基準
電圧Ｖref とを比較し、比較結果に応じて動作制御信号
ＣＳＳ0 を発生し、レベルシフト回路５０に出力する。
ードＮＤ0 の電圧ＶT と入力端子Ｔ 2 に入力された基準
電圧Ｖref とを比較し、比較結果に応じて動作制御信号
ＣＳＳ0 を発生し、レベルシフト回路５０に出力する。
【００３１】たとえば、電圧ＶT のレベルが基準電圧Ｖ
ref のレベルより高い場合、比較器４０はローレベル、
たとえば、接地電位ＧＮＤレベルの動作制御信号ＣＳＳ
0 を発生し、電圧ＶT のレベルが基準電圧Ｖref のレベ
ルより低い場合、比較器４０はハイレベル、たとえば、
電源電圧ＶCCレベルの動作制御信号ＣＳＳ0 を発生す
る。
ref のレベルより高い場合、比較器４０はローレベル、
たとえば、接地電位ＧＮＤレベルの動作制御信号ＣＳＳ
0 を発生し、電圧ＶT のレベルが基準電圧Ｖref のレベ
ルより低い場合、比較器４０はハイレベル、たとえば、
電源電圧ＶCCレベルの動作制御信号ＣＳＳ0 を発生す
る。
【００３２】レベルシフト回路５０は比較器４０からの
動作制御信号ＣＳＳ0 を受けて、それをレベル変換して
発振器１０に出力する。たとえば、比較器４０から電源
電圧ＶCCレベルの動作制御信号ＣＳＳ0 を受けたとき、
レベルシフト回路５０は昇圧電圧ＶOUT レベルの動作制
御信号ＣＳＳを発生し、発振器１０に出力する。
動作制御信号ＣＳＳ0 を受けて、それをレベル変換して
発振器１０に出力する。たとえば、比較器４０から電源
電圧ＶCCレベルの動作制御信号ＣＳＳ0 を受けたとき、
レベルシフト回路５０は昇圧電圧ＶOUT レベルの動作制
御信号ＣＳＳを発生し、発振器１０に出力する。
【００３３】以下、上述した電圧供給回路の動作につい
て説明する。発振器１０により、クロック信号ＣＬＫが
発生され、バッファ２０を介して昇圧回路３０に入力さ
れる。昇圧回路３０により、クロック信号ＣＬＫに応じ
て昇圧電圧ＶOUT が発生され、出力端子ＴOUT に出力さ
れる。
て説明する。発振器１０により、クロック信号ＣＬＫが
発生され、バッファ２０を介して昇圧回路３０に入力さ
れる。昇圧回路３０により、クロック信号ＣＬＫに応じ
て昇圧電圧ＶOUT が発生され、出力端子ＴOUT に出力さ
れる。
【００３４】出力端子ＴOUT に出力された昇圧電圧Ｖ
OUT が抵抗素子ＲL1，ＲL2により分圧され、ノードＮＤ
0 に分圧電圧ＶT が発生され、比較器４０により基準電
圧発生回路６０により発生された基準電圧Ｖref とが比
較され、比較結果に応じて動作制御信号ＣＳＳ0 が発生
され、レベルシフト回路５０によりレベル変換され、動
作制御信号ＣＳＳとして発振器１０に出力される。
OUT が抵抗素子ＲL1，ＲL2により分圧され、ノードＮＤ
0 に分圧電圧ＶT が発生され、比較器４０により基準電
圧発生回路６０により発生された基準電圧Ｖref とが比
較され、比較結果に応じて動作制御信号ＣＳＳ0 が発生
され、レベルシフト回路５０によりレベル変換され、動
作制御信号ＣＳＳとして発振器１０に出力される。
【００３５】たとえば、昇圧回路３０により発生された
昇圧電圧ＶOUT が上昇したとき、ノードＮＤ0 の分圧電
圧ＶT が上昇し、これが基準電圧Ｖref により高くなる
とき、比較器４０によりローレベル、たとえば、接地電
位ＧＮＤレベルの動作制御信号ＣＳＳ0 が発生され、こ
れがレベルシフト回路５０を介して、接地電位ＧＮＤレ
ベルの動作制御信号ＣＳＳが発生され、発振器１０に出
力される。これに応じて発振器１０が発振動作が停止
し、クロック信号ＣＬＫの出力が停止するので、昇圧回
路３０において出力端子ＴOUT に出力される昇圧電圧Ｖ
OUT のレベルが低下する。
昇圧電圧ＶOUT が上昇したとき、ノードＮＤ0 の分圧電
圧ＶT が上昇し、これが基準電圧Ｖref により高くなる
とき、比較器４０によりローレベル、たとえば、接地電
位ＧＮＤレベルの動作制御信号ＣＳＳ0 が発生され、こ
れがレベルシフト回路５０を介して、接地電位ＧＮＤレ
ベルの動作制御信号ＣＳＳが発生され、発振器１０に出
力される。これに応じて発振器１０が発振動作が停止
し、クロック信号ＣＬＫの出力が停止するので、昇圧回
路３０において出力端子ＴOUT に出力される昇圧電圧Ｖ
OUT のレベルが低下する。
【００３６】一方、昇圧回路３０により発生された昇圧
電圧ＶOUT が降下したとき、ノードＮＤ0 の分圧電圧Ｖ
T が降下し、これが基準電圧Ｖref により低くなると
き、比較器４０によりハイレベル、たとえば、電源電圧
ＶCCレベルの動作制御信号ＣＳＳ0 が発生され、これが
レベルシフト回路５０によりレベル変換され、昇圧電圧
ＶOUT レベルの動作制御信号ＣＳＳが発生され、発振器
１０に出力される。これに応じて発振器１０が動作し、
クロック信号ＣＬＫが発生され、バッファ２０を介して
昇圧回路３０に出力される。昇圧回路３０において、ク
ロック信号ＣＬＫに応じて昇圧動作が行われ、出力端子
ＴOUT に出力される昇圧電圧ＶOUT のレベルが上昇す
る。
電圧ＶOUT が降下したとき、ノードＮＤ0 の分圧電圧Ｖ
T が降下し、これが基準電圧Ｖref により低くなると
き、比較器４０によりハイレベル、たとえば、電源電圧
ＶCCレベルの動作制御信号ＣＳＳ0 が発生され、これが
レベルシフト回路５０によりレベル変換され、昇圧電圧
ＶOUT レベルの動作制御信号ＣＳＳが発生され、発振器
１０に出力される。これに応じて発振器１０が動作し、
クロック信号ＣＬＫが発生され、バッファ２０を介して
昇圧回路３０に出力される。昇圧回路３０において、ク
ロック信号ＣＬＫに応じて昇圧動作が行われ、出力端子
ＴOUT に出力される昇圧電圧ＶOUT のレベルが上昇す
る。
【００３７】上述したように、抵抗素子ＲL1，ＲL2に抵
抗値の比および基準電圧発生回路６０により発生された
基準電圧Ｖref のレベルに応じて、昇圧回路３０により
発生された昇圧電圧ＶOUT のレベルが制御され、電圧供
給回路の供給対象に安定した昇圧電圧ＶOUT が供給され
る。これにより、発振器１０により発生されたクロック
信号ＣＬＫの周波数の電源電圧依存性が解消され、昇圧
動作時に常に一定の周波数を有するクロック信号ＣＬＫ
が昇圧回路３０に供給される。
抗値の比および基準電圧発生回路６０により発生された
基準電圧Ｖref のレベルに応じて、昇圧回路３０により
発生された昇圧電圧ＶOUT のレベルが制御され、電圧供
給回路の供給対象に安定した昇圧電圧ＶOUT が供給され
る。これにより、発振器１０により発生されたクロック
信号ＣＬＫの周波数の電源電圧依存性が解消され、昇圧
動作時に常に一定の周波数を有するクロック信号ＣＬＫ
が昇圧回路３０に供給される。
【００３８】なお、本第１の実施形態においては、比較
器４０により発生された動作制御信号ＣＳＳ0 のレベル
を発振器１０の動作電圧レベルに変換するため、比較器
４０と発振器１０の間に昇圧電圧ＶOUT で動作するレベ
ルシフト回路５０が設けられ、動作制御信号ＣＳＳ0 の
ハイレベルが発振器１０の動作電圧に変換され、動作制
御信号ＣＳＳとして発振器１０に入力されるが、これに
限定されるものではなく、たとえば、発振器１０を構成
するＮＡＮＤゲートＮＧＴ1 としてレベル変換機能付き
ＮＡＮＤゲートを用いることもできる。
器４０により発生された動作制御信号ＣＳＳ0 のレベル
を発振器１０の動作電圧レベルに変換するため、比較器
４０と発振器１０の間に昇圧電圧ＶOUT で動作するレベ
ルシフト回路５０が設けられ、動作制御信号ＣＳＳ0 の
ハイレベルが発振器１０の動作電圧に変換され、動作制
御信号ＣＳＳとして発振器１０に入力されるが、これに
限定されるものではなく、たとえば、発振器１０を構成
するＮＡＮＤゲートＮＧＴ1 としてレベル変換機能付き
ＮＡＮＤゲートを用いることもできる。
【００３９】以上説明したように、本実施形態によれ
ば、立ち上がり時に電源電圧ＶCCで動作し、通常動作時
に昇圧電圧ＶOUT で動作する発振器１０によりクロック
信号ＣＬＫを発生し、昇圧回路３０に供給し、昇圧回路
３０の昇圧電圧ＶOUT を抵抗素子ＲL1，ＲL2により分圧
し、比較器４０は分圧電圧ＶT と基準電圧発生回路６０
により発生された基準電圧Ｖref とを比較し、比較結果
により動作制御信号ＣＳＳを発生し、発振器１０の動作
を制御することにより昇圧電圧ＶOUT のレベルを一定に
保持するので、昇圧電圧ＶOUT の電源電圧ＶCCへの依存
性を解消できることはもとより、発振器１０により発生
したクロック信号ＣＬＫの周波数を広範囲にわたって用
いられる電源電圧ＶCCに対して一定に保持でき、昇圧電
圧ＶOUT のリップルを抑制でき、安定して昇圧電圧Ｖ
OUT を供給できる。
ば、立ち上がり時に電源電圧ＶCCで動作し、通常動作時
に昇圧電圧ＶOUT で動作する発振器１０によりクロック
信号ＣＬＫを発生し、昇圧回路３０に供給し、昇圧回路
３０の昇圧電圧ＶOUT を抵抗素子ＲL1，ＲL2により分圧
し、比較器４０は分圧電圧ＶT と基準電圧発生回路６０
により発生された基準電圧Ｖref とを比較し、比較結果
により動作制御信号ＣＳＳを発生し、発振器１０の動作
を制御することにより昇圧電圧ＶOUT のレベルを一定に
保持するので、昇圧電圧ＶOUT の電源電圧ＶCCへの依存
性を解消できることはもとより、発振器１０により発生
したクロック信号ＣＬＫの周波数を広範囲にわたって用
いられる電源電圧ＶCCに対して一定に保持でき、昇圧電
圧ＶOUT のリップルを抑制でき、安定して昇圧電圧Ｖ
OUT を供給できる。
【００４０】第２実施形態 図３は、本発明に係る電圧供給回路の第２の実施形態を
示す回路図である。図３に示す電圧供給回路において、
発振器１０ａ，バッファ２０昇圧回路３０により構成さ
れた昇圧電圧発生部分および抵抗素子ＲL1，ＲL2、比較
器４０、レベルシフト回路５０、基準電圧発生回路６０
により構成された昇圧電圧レベル制御部分の回路構成が
図１に示す電圧供給回路の構成と同様であり、本第２の
実施形態においては、発振器１０ｂ、パワーオン検出回
路７０およびスイッチング回路８０が付加されている。
なお、発振器１０ａは図１および図２に示す発振器１０
と異なり、昇圧電圧Ｖ OUT を動作電圧として動作し、昇
圧電圧ＶOUT レベルをハイレベルとするクロック信号Ｃ
ＬＫ1 を発生しスイッチング回路８０に出力する。
示す回路図である。図３に示す電圧供給回路において、
発振器１０ａ，バッファ２０昇圧回路３０により構成さ
れた昇圧電圧発生部分および抵抗素子ＲL1，ＲL2、比較
器４０、レベルシフト回路５０、基準電圧発生回路６０
により構成された昇圧電圧レベル制御部分の回路構成が
図１に示す電圧供給回路の構成と同様であり、本第２の
実施形態においては、発振器１０ｂ、パワーオン検出回
路７０およびスイッチング回路８０が付加されている。
なお、発振器１０ａは図１および図２に示す発振器１０
と異なり、昇圧電圧Ｖ OUT を動作電圧として動作し、昇
圧電圧ＶOUT レベルをハイレベルとするクロック信号Ｃ
ＬＫ1 を発生しスイッチング回路８０に出力する。
【００４１】発振器１０ｂは電源電圧ＶCCで動作し、電
源電圧ＶCCレベルをハイレベルとするクロック信号ＣＬ
Ｋ2 を発生し、発振器１０ａにより発生したクロック信
号ＣＬＫ1 とともにスイッチング回路８０に出力する。
スイッチング回路８０は、パワーオン検出回路７０から
のパワーオン信号ＰＯＮに応じてクロック信号を選択
し、選択したクロック信号ＣＬＫをバッファ２０に出力
する。たとえば、パワーオン検出回路７０によりハイレ
ベルのパワーオン信号ＰＯＮを受けているとき、発振器
１０ｂにより発生したクロック信号ＣＬＫ 2 を選択し、
パワーオン検出回路７０によりローレベルのパワーオン
信号ＰＯＮを受けているとき、発振器１０ａにより発生
したクロック信号ＣＬＫ1 を選択し、バッファ２０に出
力する。
源電圧ＶCCレベルをハイレベルとするクロック信号ＣＬ
Ｋ2 を発生し、発振器１０ａにより発生したクロック信
号ＣＬＫ1 とともにスイッチング回路８０に出力する。
スイッチング回路８０は、パワーオン検出回路７０から
のパワーオン信号ＰＯＮに応じてクロック信号を選択
し、選択したクロック信号ＣＬＫをバッファ２０に出力
する。たとえば、パワーオン検出回路７０によりハイレ
ベルのパワーオン信号ＰＯＮを受けているとき、発振器
１０ｂにより発生したクロック信号ＣＬＫ 2 を選択し、
パワーオン検出回路７０によりローレベルのパワーオン
信号ＰＯＮを受けているとき、発振器１０ａにより発生
したクロック信号ＣＬＫ1 を選択し、バッファ２０に出
力する。
【００４２】パワーオン検出回路７０は電源電圧ＶCCの
投入時から時間幅ＴP の間にハイレベル、たとえば、電
源電圧ＶCCレベルに保持されているパワーオン信号ＰＯ
Ｎを出力し、スイッチング回路８０および発振器１０ｂ
にそれぞれ出力される。
投入時から時間幅ＴP の間にハイレベル、たとえば、電
源電圧ＶCCレベルに保持されているパワーオン信号ＰＯ
Ｎを出力し、スイッチング回路８０および発振器１０ｂ
にそれぞれ出力される。
【００４３】図４はスイッチング回路８０の一構成例を
示す回路図である。図４に示すように、スイッチング回
路８０は転送ゲートＴＧ1 ，ＴＧ2 およびインバータＩ
ＮＶ5 により構成されている。
示す回路図である。図４に示すように、スイッチング回
路８０は転送ゲートＴＧ1 ，ＴＧ2 およびインバータＩ
ＮＶ5 により構成されている。
【００４４】発振器１０ａからのクロック信号ＣＬＫ1
の入力端子ＴCLK1が転送ゲートＴＧ 1 を介して、スイッ
チング回路８０の出力端子ＴCLK に接続され、発振器１
０ｂからのクロック信号ＣＬＫ2 の入力端子ＴCLK2が転
送ゲートＴＧ2 を介して、スイッチング回路８０の出力
端子ＴCLK に接続されている。転送ゲートＴＧ1 を構成
するｐＭＯＳトランジスタおよび転送ゲートＴＧ2 を構
成するｎＭＯＳトランジスタのゲート電極がパワーオン
検出回路７０からのパワーオン信号ＰＯＮの端子ＴPON
に接続され、転送ゲートＴＧ1 を構成するｎＭＯＳトラ
ンジスタおよび転送ゲートＴＧ2 を構成するｐＭＯＳト
ランジスタのゲート電極がインバータＩＮＶ5 の出力端
子に接続され、インバータＩＮＶ5 の入力端子がパワー
オン信号ＰＯＮの端子ＴPON に接続されている。
の入力端子ＴCLK1が転送ゲートＴＧ 1 を介して、スイッ
チング回路８０の出力端子ＴCLK に接続され、発振器１
０ｂからのクロック信号ＣＬＫ2 の入力端子ＴCLK2が転
送ゲートＴＧ2 を介して、スイッチング回路８０の出力
端子ＴCLK に接続されている。転送ゲートＴＧ1 を構成
するｐＭＯＳトランジスタおよび転送ゲートＴＧ2 を構
成するｎＭＯＳトランジスタのゲート電極がパワーオン
検出回路７０からのパワーオン信号ＰＯＮの端子ＴPON
に接続され、転送ゲートＴＧ1 を構成するｎＭＯＳトラ
ンジスタおよび転送ゲートＴＧ2 を構成するｐＭＯＳト
ランジスタのゲート電極がインバータＩＮＶ5 の出力端
子に接続され、インバータＩＮＶ5 の入力端子がパワー
オン信号ＰＯＮの端子ＴPON に接続されている。
【００４５】このため、パワーオン検出回路７０からハ
イレベル、たとえば、電源電圧ＶCCレベルのパワーオン
信号ＰＯＮが入力されたとき、転送ゲートＴＧ2 が導通
状態、転送ゲートＴＧ1 が非導通状態に保持され、発振
器１０ｂからのクロック信号ＣＬＫ2 が選択され、スイ
ッチング回路８０の出力端子ＴCLK に出力され、パワー
オン検出回路７０からローレベル、たとえば、接地電位
ＧＮＤレベルのパワーオン信号ＰＯＮが入力されたと
き、転送ゲートＴＧ1 が導通状態、転送ゲートＴＧ2 が
非導通状態に保持され、発振器１０ａからのクロック信
号ＣＬＫ1 が選択され、スイッチング回路８０の出力端
子ＴCLK に出力される。
イレベル、たとえば、電源電圧ＶCCレベルのパワーオン
信号ＰＯＮが入力されたとき、転送ゲートＴＧ2 が導通
状態、転送ゲートＴＧ1 が非導通状態に保持され、発振
器１０ｂからのクロック信号ＣＬＫ2 が選択され、スイ
ッチング回路８０の出力端子ＴCLK に出力され、パワー
オン検出回路７０からローレベル、たとえば、接地電位
ＧＮＤレベルのパワーオン信号ＰＯＮが入力されたと
き、転送ゲートＴＧ1 が導通状態、転送ゲートＴＧ2 が
非導通状態に保持され、発振器１０ａからのクロック信
号ＣＬＫ1 が選択され、スイッチング回路８０の出力端
子ＴCLK に出力される。
【００４６】図５はパワーオン検出回路７０の一構成例
を示す回路図である。図５に示すように、パワーオン検
出回路７０はｎＭＯＳトランジスタＮＴ1 、抵抗素子Ｒ
P 、キャパシタＣP 、インバータＩＮＶP1，ＩＮＶP2，
ＩＮＶP3によって構成されている。
を示す回路図である。図５に示すように、パワーオン検
出回路７０はｎＭＯＳトランジスタＮＴ1 、抵抗素子Ｒ
P 、キャパシタＣP 、インバータＩＮＶP1，ＩＮＶP2，
ＩＮＶP3によって構成されている。
【００４７】ｎＭＯＳトランジスタＮＴ1 のゲート電極
およびドレイン拡散層が電源電圧Ｖ CCの供給線１に接続
され、ソース拡散層がノードＮＤP に接続されている。
すなわち、ｎＭＯＳトランジスタＮＴ1 がダイオード接
続となり、ノードＮＤ P の電圧が電源電圧ＶCCより低い
とき、ダイオードが順方向にバイアスされ、導通状態と
なり、電源電圧ＶCCがノードＮＤP に印加され、ノード
ＮＤP のレベルが（ＶCC−Ｖth1 ）になると、ダイオー
ドが非導通状態となる。なお、ここで、Ｖth1 はｎＭＯ
ＳトランジスタＮＴ1 のしきい値電圧である。
およびドレイン拡散層が電源電圧Ｖ CCの供給線１に接続
され、ソース拡散層がノードＮＤP に接続されている。
すなわち、ｎＭＯＳトランジスタＮＴ1 がダイオード接
続となり、ノードＮＤ P の電圧が電源電圧ＶCCより低い
とき、ダイオードが順方向にバイアスされ、導通状態と
なり、電源電圧ＶCCがノードＮＤP に印加され、ノード
ＮＤP のレベルが（ＶCC−Ｖth1 ）になると、ダイオー
ドが非導通状態となる。なお、ここで、Ｖth1 はｎＭＯ
ＳトランジスタＮＴ1 のしきい値電圧である。
【００４８】ノードＮＤP とパワーオン信号ＰＯＮの端
子ＴPON との間に、インバータＩＮＶP1，ＩＮＶP2，Ｉ
ＮＶP3が直列に接続されている。このため、ノードＮＤ
P の電圧がインバータＩＮＶP1のしきい値電圧以下のと
き、パワーオン信号ＰＯＮの端子ＴPON にハイレベル、
たとえば、電源電圧ＶCCレベルの信号が出力され、ノー
ドＮＤP の電圧がインバータＩＮＶP1のしきい値電圧以
上のとき、パワーオン信号ＰＯＮの出力端子ＴPON にロ
ーレベル、たとえば、接地電位ＧＮＤレベルの信号が出
力される。
子ＴPON との間に、インバータＩＮＶP1，ＩＮＶP2，Ｉ
ＮＶP3が直列に接続されている。このため、ノードＮＤ
P の電圧がインバータＩＮＶP1のしきい値電圧以下のと
き、パワーオン信号ＰＯＮの端子ＴPON にハイレベル、
たとえば、電源電圧ＶCCレベルの信号が出力され、ノー
ドＮＤP の電圧がインバータＩＮＶP1のしきい値電圧以
上のとき、パワーオン信号ＰＯＮの出力端子ＴPON にロ
ーレベル、たとえば、接地電位ＧＮＤレベルの信号が出
力される。
【００４９】電源電圧ＶCCが投入された直後に、ノード
ＮＤP の電位が接地電位ＧＮＤであり、出力端子ＴPON
にハイレベルのパワーオン信号ＰＯＮが出力される。こ
のとき、ｎＭＯＳトランジスタＮＴ1 により構成された
ダイオードが導通状態に保持され、キャパシタＣP が電
源電圧ＶCCによりチャージされ、ノードＮＤ P の電位が
上昇する。
ＮＤP の電位が接地電位ＧＮＤであり、出力端子ＴPON
にハイレベルのパワーオン信号ＰＯＮが出力される。こ
のとき、ｎＭＯＳトランジスタＮＴ1 により構成された
ダイオードが導通状態に保持され、キャパシタＣP が電
源電圧ＶCCによりチャージされ、ノードＮＤ P の電位が
上昇する。
【００５０】たとえば、電源投入から時間ＴP を経過し
たとき、ノードＮＤP の電圧がインバータＩＮＶP1のし
きい値電圧を越えたとすると、時間ＴP から出力端子Ｔ
PONに出力されたパワーオン信号ＰＯＮがローレベルに
切り換わる。
たとき、ノードＮＤP の電圧がインバータＩＮＶP1のし
きい値電圧を越えたとすると、時間ＴP から出力端子Ｔ
PONに出力されたパワーオン信号ＰＯＮがローレベルに
切り換わる。
【００５１】上述した構成において、本実施形態の電圧
供給回路においては、電源電圧ＶCCの投入に伴って発振
器１０ｂが動作しはじめ、クロック信号ＣＬＫ2 が発生
され、スイッチング回路８０に出力される。そして、電
源投入時から時間ＴP までの間に、パワーオン検出回路
７０によりハイレベルのパワーオン信号ＰＯＮが出力さ
れ、これに応じて、スイッチング回路８０により発振器
１０ｂからのクロック信号ＣＬＫ2 が選択され、バッフ
ァ２０に出力される。バッファ２０により整形された後
昇圧回路３０に供給され、昇圧電圧ＶOUT が発生され、
出力端子ＴOUTに出力される。昇圧電圧ＶOUT が所定の
レベルに達したとき、昇圧電圧ＶOUT を電源電圧とする
発振器１０ａが動作しはじめ、発振器１０ａにより、ク
ロック信号ＣＬＫ1 が発生され、スイッチング回路８０
に出力される。
供給回路においては、電源電圧ＶCCの投入に伴って発振
器１０ｂが動作しはじめ、クロック信号ＣＬＫ2 が発生
され、スイッチング回路８０に出力される。そして、電
源投入時から時間ＴP までの間に、パワーオン検出回路
７０によりハイレベルのパワーオン信号ＰＯＮが出力さ
れ、これに応じて、スイッチング回路８０により発振器
１０ｂからのクロック信号ＣＬＫ2 が選択され、バッフ
ァ２０に出力される。バッファ２０により整形された後
昇圧回路３０に供給され、昇圧電圧ＶOUT が発生され、
出力端子ＴOUTに出力される。昇圧電圧ＶOUT が所定の
レベルに達したとき、昇圧電圧ＶOUT を電源電圧とする
発振器１０ａが動作しはじめ、発振器１０ａにより、ク
ロック信号ＣＬＫ1 が発生され、スイッチング回路８０
に出力される。
【００５２】そして、電源電圧ＶCC投入時から時間ＴP
を経過したあと、パワーオン検出回路７０により、パワ
ーオン信号ＰＯＮがハイレベルからローレベルに切り換
えられ、これに応じて、発振器１０ｂが停止し、クロッ
ク信号ＣＬＫ2 の出力が停止する。
を経過したあと、パワーオン検出回路７０により、パワ
ーオン信号ＰＯＮがハイレベルからローレベルに切り換
えられ、これに応じて、発振器１０ｂが停止し、クロッ
ク信号ＣＬＫ2 の出力が停止する。
【００５３】また、パワーオン信号ＰＯＮに応じてスイ
ッチング回路８０により発振器１０ａにより発生された
クロック信号ＣＬＫ1 が選択され、バッファ２０に出力
される。昇圧回路３０はバッファ２０を介して供給され
たクロック信号ＣＬＫ1 に応じて昇圧動作が行われ、昇
圧電圧ＶOUT が発生される。
ッチング回路８０により発振器１０ａにより発生された
クロック信号ＣＬＫ1 が選択され、バッファ２０に出力
される。昇圧回路３０はバッファ２０を介して供給され
たクロック信号ＣＬＫ1 に応じて昇圧動作が行われ、昇
圧電圧ＶOUT が発生される。
【００５４】これにより、低いレベルの電源電圧、たと
えば、１Ｖ以下の電源電圧ＶCCのときにおいても発振器
１０ｂによりクロック信号ＣＬＫ2 の供給が行われ、電
圧供給回路の立ち上がりができる。そして、電圧供給回
路により所定の昇圧電圧ＶOU T が発生されたとき、パワ
ーオン検出回路７０により発生されたパワーオン信号Ｐ
ＯＮに応じて、発振器１０ｂの動作が停止され、昇圧電
圧ＶOUT で動作する発振器１０ａにより発生されたクロ
ック信号ＣＬＫ1 に切り換わり昇圧動作が継続して行わ
れる。
えば、１Ｖ以下の電源電圧ＶCCのときにおいても発振器
１０ｂによりクロック信号ＣＬＫ2 の供給が行われ、電
圧供給回路の立ち上がりができる。そして、電圧供給回
路により所定の昇圧電圧ＶOU T が発生されたとき、パワ
ーオン検出回路７０により発生されたパワーオン信号Ｐ
ＯＮに応じて、発振器１０ｂの動作が停止され、昇圧電
圧ＶOUT で動作する発振器１０ａにより発生されたクロ
ック信号ＣＬＫ1 に切り換わり昇圧動作が継続して行わ
れる。
【００５５】また、発振器１０ａおよび発振器１０ｂが
ともに抵抗素子ＲL1，ＲL2、基準電圧発生回路６０およ
び比較器４０により構成された昇圧電圧レベル制御部分
からの動作制御信号ＣＳＳにより制御され、昇圧回路３
０により発生された昇圧電圧ＶOUT が基準電圧発生回路
６０により発生された基準電圧Ｖref および抵抗素子Ｒ
L1，ＲL2の抵抗値の比に応じて、所定のレベルに保持さ
れるので、昇圧電圧Ｖ OUT で動作する発振器１０ａによ
り発生されたクロック信号ＣＬＫ1 の周波数が一定に保
持され、電圧供給回路により安定した昇圧電圧ＶOUT が
供給される。
ともに抵抗素子ＲL1，ＲL2、基準電圧発生回路６０およ
び比較器４０により構成された昇圧電圧レベル制御部分
からの動作制御信号ＣＳＳにより制御され、昇圧回路３
０により発生された昇圧電圧ＶOUT が基準電圧発生回路
６０により発生された基準電圧Ｖref および抵抗素子Ｒ
L1，ＲL2の抵抗値の比に応じて、所定のレベルに保持さ
れるので、昇圧電圧Ｖ OUT で動作する発振器１０ａによ
り発生されたクロック信号ＣＬＫ1 の周波数が一定に保
持され、電圧供給回路により安定した昇圧電圧ＶOUT が
供給される。
【００５６】なお、本第２の実施形態において、パワー
オン信号ＰＯＮを発生するパワーオン検出回路７０は、
図５に示すように、キャパシタＣP をインバータＩＮＶ
P1のしきい値電圧までにチャージするための遅延時間を
用いてパワーオン信号ＰＯＮの時間幅ＴP を制御する
が、これに限定されるものではなく、他の遅延回路によ
り構成することもできる。
オン信号ＰＯＮを発生するパワーオン検出回路７０は、
図５に示すように、キャパシタＣP をインバータＩＮＶ
P1のしきい値電圧までにチャージするための遅延時間を
用いてパワーオン信号ＰＯＮの時間幅ＴP を制御する
が、これに限定されるものではなく、他の遅延回路によ
り構成することもできる。
【００５７】以上説明したように、本実施形態によれ
ば、電源電圧ＶCCで動作する発振器１０ｂと昇圧電圧Ｖ
OUT で動作する発振器１０ａを設け、これらの発振器に
より発生されたクロック信号をスイッチング回路８０で
選択して昇圧回路３０に供給し、電源電圧ＶCC投入時か
ら、パワーオン検出回路７０からのパワーオン信号ＰＯ
Ｎに応じて、発振器１０ｂにより発生したクロック信号
ＣＬＫ2 を選択し、昇圧回路３０に供給し、電源電圧Ｖ
CC投入時から時間ＴP を経過した後、発振器１０ａによ
り発生されたクロック信号ＣＬＫ1 を選択し、昇圧回路
３０に供給するので、低電圧動作時でも発振器１０ｂに
よりクロック信号ＣＬＫ2 を供給し、電圧供給回路が立
ち上がり、通常動作時に発振器１０ａにより周波数が一
定に保持されたクロック信号ＣＬＫ1 が昇圧回路３０に
供給される。この結果、広範囲にわたって用いられる電
源電圧に対応でき、低電圧動作時において、昇圧電圧の
立ち上がりが速く、電流供給能力を向上でき、クロック
信号ＣＬＫの電源電圧依存性を解消でき、安定した昇圧
電圧ＶOUT を供給できる。
ば、電源電圧ＶCCで動作する発振器１０ｂと昇圧電圧Ｖ
OUT で動作する発振器１０ａを設け、これらの発振器に
より発生されたクロック信号をスイッチング回路８０で
選択して昇圧回路３０に供給し、電源電圧ＶCC投入時か
ら、パワーオン検出回路７０からのパワーオン信号ＰＯ
Ｎに応じて、発振器１０ｂにより発生したクロック信号
ＣＬＫ2 を選択し、昇圧回路３０に供給し、電源電圧Ｖ
CC投入時から時間ＴP を経過した後、発振器１０ａによ
り発生されたクロック信号ＣＬＫ1 を選択し、昇圧回路
３０に供給するので、低電圧動作時でも発振器１０ｂに
よりクロック信号ＣＬＫ2 を供給し、電圧供給回路が立
ち上がり、通常動作時に発振器１０ａにより周波数が一
定に保持されたクロック信号ＣＬＫ1 が昇圧回路３０に
供給される。この結果、広範囲にわたって用いられる電
源電圧に対応でき、低電圧動作時において、昇圧電圧の
立ち上がりが速く、電流供給能力を向上でき、クロック
信号ＣＬＫの電源電圧依存性を解消でき、安定した昇圧
電圧ＶOUT を供給できる。
【００５８】
【発明の効果】以上説明したように、本発明の電圧供給
回路によれば、広範囲にわたって用いられる電源電圧に
対応でき、低電圧動作時の電力供給能力を向上でき、高
電圧動作時の消費電力を低減できる。さらに、昇圧回路
に供給されたクロック信号周波数の電源電圧依存性を解
消でき、出力電圧のリップルを抑制でき、安定した昇圧
電圧を供給できる利点がある。
回路によれば、広範囲にわたって用いられる電源電圧に
対応でき、低電圧動作時の電力供給能力を向上でき、高
電圧動作時の消費電力を低減できる。さらに、昇圧回路
に供給されたクロック信号周波数の電源電圧依存性を解
消でき、出力電圧のリップルを抑制でき、安定した昇圧
電圧を供給できる利点がある。
【図１】本発明に係る電圧供給回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図２】第１の実施形態における発振器の一構成例を示
す回路図である。
す回路図である。
【図３】本発明に係る電圧供給回路の第２の実施形態を
示す回路図である。
示す回路図である。
【図４】第２の実施形態におけるスイッチング回路の一
構成例を示す回路図である。
構成例を示す回路図である。
【図５】第２の実施形態におけるパワーオン検出回路の
一構成例を示す回路図である。
一構成例を示す回路図である。
【図６】従来の電圧供給回路の構成を示す回路図であ
る。
る。
【図７】従来の電圧供給回路におけるクロック信号およ
び出力電圧の波形図である。
び出力電圧の波形図である。
１０，１０ａ，１０ｂ…発振器、２０…バッファ、３０
…昇圧回路、４０…比較回路、５０…レベルシフト回
路、６０…基準電圧発生回路、７０…パワーオン検出回
路、８０…スイッチング回路、ＲL1，ＲL2…抵抗素子、
ＮＤ0 …分圧ノード、ＴOUT …昇圧回路３０の出力端
子、ＶCC…電源電圧、ＧＮＤ…接地電位
…昇圧回路、４０…比較回路、５０…レベルシフト回
路、６０…基準電圧発生回路、７０…パワーオン検出回
路、８０…スイッチング回路、ＲL1，ＲL2…抵抗素子、
ＮＤ0 …分圧ノード、ＴOUT …昇圧回路３０の出力端
子、ＶCC…電源電圧、ＧＮＤ…接地電位
Claims (3)
- 【請求項１】 電源端子を介して供給される動作電圧を
受けて、クロック信号を発生するクロック発生回路と、 上記クロック発生回路により発生したクロック信号に応
じて、電源電圧と異なるレベルの電圧を発生し、出力端
子から出力する昇圧回路と、 上記昇圧回路の出力電圧を基準電圧と比較して、比較結
果に応じて上記クロック発生回路の動作／停止状態の切
り換え制御を行う電圧制御手段とを備え、 上記クロック発生回路の電源端子が上記昇圧回路の出力
端子に接続されている電圧供給回路。 - 【請求項２】 上記クロック発生回路の電源端子が当該
電源端子に向かって順方向となるように設けられた整流
素子を介して外部電源に接続されている請求項１記載の
電圧供給回路。 - 【請求項３】 外部電源電圧で動作する第２のクロック
発生回路と、 立ち上がり時に上記第２のクロック発生回路により発生
したクロック信号を上記昇圧回路に入力し、通常動作時
に上記クロック発生回路により発生したクロック信号を
上記昇圧回路に入力するクロック切り換え手段とを有す
る請求項１記載の電圧供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240196A JPH09294367A (ja) | 1996-04-24 | 1996-04-24 | 電圧供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240196A JPH09294367A (ja) | 1996-04-24 | 1996-04-24 | 電圧供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294367A true JPH09294367A (ja) | 1997-11-11 |
Family
ID=14326433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240196A Pending JPH09294367A (ja) | 1996-04-24 | 1996-04-24 | 電圧供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294367A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129127A (ja) * | 2004-10-29 | 2006-05-18 | Olympus Corp | 電圧供給回路及びそれを用いた固体撮像装置 |
| JP2007104673A (ja) * | 2005-09-29 | 2007-04-19 | Hynix Semiconductor Inc | 内部電圧発生回路 |
| KR100772546B1 (ko) * | 2005-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 고전압 생성장치 및 그를 사용한 메모리 장치의 워드라인구동 고전압 생성장치 |
| JP2007330007A (ja) * | 2006-06-07 | 2007-12-20 | Rohm Co Ltd | 電源装置 |
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
| US7710193B2 (en) | 2005-09-29 | 2010-05-04 | Hynix Semiconductor, Inc. | High voltage generator and word line driving high voltage generator of memory device |
| JP2011060410A (ja) * | 2009-08-10 | 2011-03-24 | Seiko Instruments Inc | メモリ回路及びこれを備える電圧検出回路 |
| US9859012B1 (en) | 2016-06-29 | 2018-01-02 | Toshiba Memory Corporation | Booster circuit |
| WO2020021747A1 (ja) * | 2018-07-23 | 2020-01-30 | オリンパス株式会社 | 撮像装置および内視鏡 |
-
1996
- 1996-04-24 JP JP10240196A patent/JPH09294367A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8179730B2 (en) | 2007-06-19 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor memory tester |
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
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| US9859012B1 (en) | 2016-06-29 | 2018-01-02 | Toshiba Memory Corporation | Booster circuit |
| US10079066B2 (en) | 2016-06-29 | 2018-09-18 | Toshiba Memory Corporation | Booster circuit capable of reducing noise in an output voltage generated thereby |
| US10403374B2 (en) | 2016-06-29 | 2019-09-03 | Toshiba Memory Corporation | Reduction of output voltage ripple in booster circuit |
| WO2020021747A1 (ja) * | 2018-07-23 | 2020-01-30 | オリンパス株式会社 | 撮像装置および内視鏡 |
| US11877053B2 (en) | 2018-07-23 | 2024-01-16 | Olympus Corporation | Booster apparatus, imaging apparatus, endoscope and voltage conversion control method |
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