JPH02283066A - Manufacture of integrated circuit - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光素子と電子素子が集積され、光フアイバ通
信等に用いられる光電子集積回路の製造方法に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing an optoelectronic integrated circuit in which an optical element and an electronic element are integrated and used for optical fiber communication or the like.
光フアイバ通信用の受信フロントエンドとして、受光素
子であるｐｉｎホトダイオード（ＰＩＮ−ＰＤ）と電子
素子である電界効果トランジスタ（ＦＥＴ）やバイポー
ラトランジスタとをハイブリッド基板に集積した構造の
ものが知られている。As a receiving front end for optical fiber communication, a structure in which a PIN photodiode (PIN-PD), which is a light receiving element, and a field effect transistor (FET) or a bipolar transistor, which is an electronic element, are integrated on a hybrid substrate is known. .
また、ＰＩＮ−ＰＤとＦＥＴとがＩｎＰ基板上にモノリ
シックに集積された構造のものも既に作製されている。Further, a structure in which a PIN-PD and a FET are monolithically integrated on an InP substrate has already been manufactured.
ハイブリッド基板上に受光素子および電子素子を集積し
たものは、半田付けにより各素子が実装されているので
、モノリシックのものに比べて信頼性が低く、また、大
量生産に不向きである。In a hybrid substrate in which a light receiving element and an electronic element are integrated, each element is mounted by soldering, so the reliability is lower than that in a monolithic substrate, and it is not suitable for mass production.
一方、上述した従来のモノリシックのものは、バイポー
ラトランジスタを備えていない。光フアイバ通信の受信
フロントエンドは、その初段においては入力インピーダ
ンスが高くショットノイズの小さいＦＥＴが望ましく、
次段以降は相互コンダクタンスの大きいバイポーラトラ
ンジスタが望ましい。したがって、ＰＩＮ−ＰＤとＦＥ
Ｔとバイポーラトランジスタの３種類の素子が全て同一
半導体基板上にモノリシックに集積化されたものが求め
られているが、未だそのような集積回路は開発されてい
ない。On the other hand, the conventional monolithic devices mentioned above do not include bipolar transistors. For the receiving front end of optical fiber communication, it is desirable to use an FET with high input impedance and low shot noise in the first stage.
For subsequent stages, bipolar transistors with large mutual conductance are desirable. Therefore, PIN-PD and FE
Although there is a demand for a device in which all three types of elements, a transistor and a bipolar transistor, are monolithically integrated on the same semiconductor substrate, such an integrated circuit has not yet been developed.
特に、ＩｎＰ半導体基板上にＰＩＮ−ＰＤとＦＥＴの一
種である高電子移動度トランジスタ（ＨＥＭＴ）とヘテ
ロ接合バイポーラトランジスタ（ＨＢ Ｔ）とを集積す
る際には、これらがすべて異なるエピタキシャル層構造
を持つため、各素子を形成するための従来技術を単に寄
せ集めて集積回路を作製しようとすると、その工程が非
常に複雑になることが予想される。In particular, when integrating a PIN-PD, a high electron mobility transistor (HEMT), which is a type of FET, and a heterojunction bipolar transistor (HBT) on an InP semiconductor substrate, it is necessary that they all have different epitaxial layer structures. Therefore, if an integrated circuit is manufactured by simply assembling conventional techniques for forming each element, it is expected that the process will become extremely complicated.
上記課題を解決するために、本発明の集積回路の製造方
法は、ＩｎＰ半導体基板上に、ＰＩＮ−ＰＤ用としてｎ
型層がＩｎＰ、ｉ型層がＧａＩｎＡｓＳｐ型層がＩｎＰ
またはＧａＩｎＡｓであるエピタキシャル結晶と、ＨＥ
ＭＴ用として電子供給層がＡ１１１ｎＡｓ、能動層がＧ
ａＩｎＡｓであるエピタキシャル結晶と、ＨＢＴ用とし
てサブコレクタ層がＩｎＰ、コレクタ層がＧａＩｎＡｓ
。In order to solve the above problems, a method for manufacturing an integrated circuit according to the present invention provides a method for manufacturing an integrated circuit of the present invention.
Type layer is InP, i type layer is GaInAsSp type layer is InP
or GaInAs epitaxial crystal and HE
For MT, the electron supply layer is A111nAs and the active layer is G.
The epitaxial crystal is aInAs, and the sub-collector layer is InP and the collector layer is GaInAs for HBT.
.
ベース層がＧａＩｎＡｓ、エミッタ層がＩｎＰであるエ
ピタキシャル結晶とが形成され、その後のエツチング工
程の中で、ＰＩＮ−ＰＤ用結晶のｎ型層の一部露出、Ｈ
ＢＴ用結晶のサブコレクタ層の一部露出およびＨＥＭＴ
用結晶の不要領域の除去が同時に行われることを特徴と
するものである。An epitaxial crystal with a base layer of GaInAs and an emitter layer of InP is formed, and in the subsequent etching process, part of the n-type layer of the PIN-PD crystal is exposed,
Partial exposure of sub-collector layer of BT crystal and HEMT
This method is characterized in that unnecessary areas of the crystal for use are removed at the same time.
Ｇａ Ｉ ｎＡｓおよびＡ（ｌＩｎＡｓはＩｎＰに対し
て選択的エツチングが可能であるため、ＰＩＮ−ＰＤ用
結晶のｉ型層（ｐ型層がＧａ ＩｎＡｓのときはｐ型層
およびｉ型層） 、ＨＢＴ用結晶のベース層およびコレ
クタ層、ならびに不要領域のＨＥＭＴ用結晶を同時にエ
ツチングした際に、ＰＩＮ−ＰＤ用結晶ではｎ型層が露
出したときにエツチングが自動的に停止し、ＨＢＴ用結
晶ではサブコレクタ層が露出したときにエツチングが自
動的に停止し、不要領域のＨＥＭＴ用結晶では基板が露
出したときにエツチングが自動的に停止する。Ga InAs and A (InAs can be selectively etched with respect to InP, so the i-type layer of the PIN-PD crystal (p-type layer and i-type layer when the p-type layer is Ga InAs), HBT When etching the base layer and collector layer of the PIN-PD crystal and the HEMT crystal in unnecessary areas at the same time, etching automatically stops when the n-type layer of the PIN-PD crystal is exposed, while the sub-layer of the HBT crystal is etched. Etching is automatically stopped when the collector layer is exposed, and etching is automatically stopped when the substrate is exposed in the HEMT crystal in unnecessary areas.
第１図は、本発明の一実施例を示す工程断面図である。 FIG. 1 is a process sectional view showing an embodiment of the present invention.
用意されたインジウム・リン（ＩｎＰ）半導体基板１上
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
ＨＥＭＴ領域２にＨＥＭＴ用のエピタキシャル結晶３が
、ＰＩＮ−ＰＤ 領域４にＰ Ｉ Ｎ−ＰＤ用のエピタ
キシャル結晶５が、また、ＨＢＴ領域６にＨＢＴ用のエ
ピタキシャル結晶７がそれぞれ形成される（第１図（Ａ
）参照）。On the prepared indium phosphide (InP) semiconductor substrate 1, a normal epitaxial growth technique and an epitaxial selective growth technique using a selective growth mask are used.
An epitaxial crystal 3 for HEMT is formed in the HEMT region 2, an epitaxial crystal 5 for PIN-PD is formed in the PIN-PD region 4, and an epitaxial crystal 7 for HBT is formed in the HBT region 6 (first Diagram (A
)reference).
ＨＥＭＴ用結晶３は、能動層となるＧａＩｎＡｓ層８お
よび電子供給層となるｎ型ＡｊｌｌｎＡｓ層９で構成さ
れている。Ｐ Ｉ Ｎ−ＰＤ用結晶５は、ｎ型層となる
ｎ型ＩｎＰ層１０、ｉ型層となるｉ型ＧａＩｎＡｓ層１
１およびｐ型層となるｐ ’ＪＩ Ｉ ｎ Ｐ層１２で
構成されている。ＨＢＴ用結晶７は、サブコレクタ層と
なるｎ型ＩｎＰ層１３、コレクタ層となるｎ型Ｇａ Ｉ
ｎＡｓ層１４、ベース層となるｐ型Ｇａ［ｎＡｓ層１
５およびエミッタ層となるｎ型１ｎＰ層１６で構成され
ている。The HEMT crystal 3 is composed of a GaInAs layer 8 serving as an active layer and an n-type AjllnAs layer 9 serving as an electron supply layer. The P I N-PD crystal 5 includes an n-type InP layer 10 serving as an n-type layer, and an i-type GaInAs layer 1 serving as an i-type layer.
1 and a p'JI I n P layer 12 which becomes a p-type layer. The HBT crystal 7 includes an n-type InP layer 13 serving as a sub-collector layer, and an n-type Ga I layer serving as a collector layer.
nAs layer 14, p-type Ga [nAs layer 1
5 and an n-type 1nP layer 16 serving as an emitter layer.
なお、ＨＥＭＴ用結晶３の形成の際には、ＨＥＭＴ不要
領域１７にもＨＥＭＴ用結晶であるＧａＩｎＡｓ層とｎ
型Ａｊ７ＩｎＡｓ層が形成される。Note that when forming the HEMT crystal 3, the HEMT unnecessary region 17 is also covered with a GaInAs layer and n
A type Aj7InAs layer is formed.
本実施例ではエピタキシャル成長方法として、優れた選
択成長性を示す１００ Ｔｏｒｒ以下の減圧での有機金
属気相成長法（ＯＭＶＰＥ）が用いられている。基板温
度は６００℃ないし７００℃程度とし、形成したい半導
体層毎に反応ガスが適宜選択される。ＩｎＰ層のエピタ
キシャル成長には、反応ガスとしてトリメチルインジウ
ム（ＴＭＩ）およびホスフィン（ＰＨ３）が用いられる
。ＧａＩｎＡｓ層のエピタキシャル成長には、反応ガス
としてトリメチルガリウム（ＴＭＧ）、トリメチルイン
ジウム（ＴＭ Ｉ ）およびアルシン（ＡｓＨ３）が用
いられる。ＡｌｌＩｎＡｓ層のエピタキシャル成長には
、反応ガスとしてトリメチルアルミニウム（ＴＭＡ）
、トリメチルインジウム（ＴＭｌ）およびアルシン（Ａ
ｓ Ｈａ ）が用いられる。In this embodiment, as an epitaxial growth method, metal organic vapor phase epitaxy (OMVPE) at a reduced pressure of 100 Torr or less, which exhibits excellent selective growth properties, is used. The substrate temperature is approximately 600° C. to 700° C., and a reactive gas is appropriately selected for each semiconductor layer to be formed. For the epitaxial growth of the InP layer, trimethylindium (TMI) and phosphine (PH3) are used as reactive gases. For the epitaxial growth of the GaInAs layer, trimethylgallium (TMG), trimethylindium (TM I ) and arsine (AsH3) are used as reactive gases. For the epitaxial growth of the AllInAs layer, trimethylaluminum (TMA) is used as a reactive gas.
, trimethylindium (TMl) and arsine (A
s Ha ) is used.
また、選択成長マスクとしては、窒化シリコン（ＳｉＮ
）膜、または酸化シリコン（Ｓ １０２ ）膜が用
いられる。In addition, as a selective growth mask, silicon nitride (SiN
) film or a silicon oxide (S 102 ) film is used.
つぎに、表面全体に窒化シリコン膜を堆積した後レジス
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このバターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエツチング用のマスク１８．１９を形成
する。Next, after depositing a silicon nitride film over the entire surface, a resist is applied, the resist is patterned using photolithography, and the silicon nitride film is further patterned using this patterned resist as a mask. Patterned etching masks 18 and 19 made of a silicon nitride film and a resist film are formed.
なお、マスク１８．１９には、窒化シリコン膜に代えて
酸化シリコン膜を用いてもよい。そして、Ｐ ＩＮ−Ｐ
Ｄ用結晶５のｎ型層１２．およびＨＢＴ用結晶７のエミ
ッタ層１６を、マスク１８．１９で一部を遮蔽しながら
エツチングする（第１図（Ｂ）参照）。Note that a silicon oxide film may be used for the masks 18 and 19 instead of the silicon nitride film. And PIN-P
N-type layer 12 of crystal 5 for D. Then, the emitter layer 16 of the HBT crystal 7 is etched while partially shielding with masks 18 and 19 (see FIG. 1(B)).
このとき、エッチャントとして、ＧａＩｎＡｓおよびＡ
ｊ７１ｎＡｓをエツチングせず、ＩｎＰをエツチングす
るエッチャント、たとえば、Ｈｃｇ：Ｈ３ＰＯ４が用い
られているので、いわゆる選択性エツチングが行われ、
ｎ型層１２およびエミッタ層１６のエツチングは自動的
に停止する。At this time, GaInAs and A
Since an etchant that etches InP without etching j71nAs, such as Hcg:H3PO4, is used, so-called selective etching is performed.
Etching of n-type layer 12 and emitter layer 16 is automatically stopped.
つぎに、ＨＥＭＴ領域２およびＨＢＴ領域６の所定の領
域に、上述した窒化シリコン膜（または酸化シリコン膜
）およびレジスト膜からなるパターン化されたマスク２
０．２１を形成する。そして、マスク１８．２０および
２１で所定領域を遮蔽しながらエツチングを行い、ＰＩ
Ｎ−ＰＤ用結晶５のｉ型層１１、ＨＢＴ用結晶７のベー
ス層１５およびコレクタ層１４、ＨＥＭＴ用結晶３の電
子供給層９および能動層８ （ＨＥＭＴ不要領域を含む
）を除去する（第１図（Ｃ）参照）。Next, a patterned mask 2 made of the above-mentioned silicon nitride film (or silicon oxide film) and resist film is applied to predetermined regions of the HEMT region 2 and HBT region 6.
0.21 is formed. Then, etching is performed while shielding a predetermined area with masks 18, 20 and 21, and the PI
The i-type layer 11 of the N-PD crystal 5, the base layer 15 and collector layer 14 of the HBT crystal 7, and the electron supply layer 9 and active layer 8 (including HEMT unnecessary regions) of the HEMT crystal 3 are removed ( (See Figure 1 (C)).
このとき、エッチャントとして、ＩｎＰをエツチングせ
ず、Ｇａ ｌ ｎＡｓおよびＡｐｌｎＡｓをエツチング
するエッチャント、たとえば、Ｈ２ＳＯ４：Ｈ２Ｏ２が
用いられているので、いわゆる選択性エツチングが行わ
れ、ｉ型層１１、ベース層１５、コレクタ層１４、電子
供給層９および能動層８のエツチングは自動的に停止す
る。もし、ＨＢＴ用結晶７のサブコレクタ層１３および
ＰＩＮ−ＰＤ用結晶５のｎ型層１０がＩｎＰでなくＧａ
ＩｎＡｓで構成されていたら、ここでのエツチングは、
層１３または１０のいずれかの層が露出したときに停止
させなければならない。しかし、Ｐ Ｉ Ｎ−ＰＤのｉ
型層の厚さは一般に２μｍ以上、ＨＢＴのベース層とコ
レクタ層を合わせた厚さは一般に１μｍ以下であるため
、ＰＩＮ−ＰＤのｎ型層が露出するまでの時間とＨＢＴ
のサブコレクタ層が露出するまでの時間が異なる。した
がって、ＰＩＮ−ＰＤのｎ型層とＨＢＴのサブコレクタ
層を同時に露出させることはできない。すなわち、本実
施例ては、ＰＩＮ−ＰＤのｎ型層とＨＢＴのサブコレク
タ層がＩｎＰで構成されており、ＨＥＭＴの電子供給層
と能動層がそれぞれｎ型ＡＮＩ ｎＡｓ５Ｇａ ＩｎＡ
ｓで構成されているために、いわゆる選択的エツチング
が可能であり、ＰＩＮ−ＰＤ用結品５のｉ型層１１、Ｈ
ＢＴのベース層１５、コレクタ層１４および不要領域１
７のＨＥＭＴ用結晶を同時にエツチングすることができ
る。At this time, since an etchant that does not etch InP but etch GalnAs and AplnAs, for example, H2SO4:H2O2, so-called selective etching is performed, and the i-type layer 11, base layer 15 , the etching of the collector layer 14, electron supply layer 9 and active layer 8 is automatically stopped. If the sub-collector layer 13 of the HBT crystal 7 and the n-type layer 10 of the PIN-PD crystal 5 are made of Ga instead of InP,
If it is made of InAs, the etching here is
It must be stopped when either layer 13 or 10 is exposed. However, the i of P I N-PD
The thickness of the mold layer is generally 2 μm or more, and the combined thickness of the HBT base layer and collector layer is generally 1 μm or less, so the time until the n-type layer of the PIN-PD is exposed and the HBT
The time it takes for the subcollector layer to be exposed is different. Therefore, the n-type layer of the PIN-PD and the sub-collector layer of the HBT cannot be exposed at the same time. That is, in this example, the n-type layer of the PIN-PD and the sub-collector layer of the HBT are made of InP, and the electron supply layer and active layer of the HEMT are made of n-type ANI nAs5Ga InA.
s, so-called selective etching is possible, and the i-type layer 11, H
BT base layer 15, collector layer 14 and unnecessary area 1
Seven HEMT crystals can be etched at the same time.
以上のエツチング工程の後は、ＰＩＮ−ＰＤのｐ電極２
２、口電極２３、ＨＥＭＴのソース電極２４、ドレイン
電極２５、ゲート電極２６、ＨＢＴのエミッタ電極２７
、ベース電極２８、コレクタ電極２９が形成され（第１
図（Ｄ）参照）、さらに、必要な配線が施されて所望の
集積回路が完成する。After the above etching process, the p-electrode 2 of the PIN-PD
2. Mouth electrode 23, HEMT source electrode 24, drain electrode 25, gate electrode 26, HBT emitter electrode 27
, a base electrode 28, and a collector electrode 29 are formed (first
(See Figure (D)), and further, necessary wiring is provided to complete the desired integrated circuit.
第２図は、本発明の他の実施例を示す工程断面図である
。本実施例は、ＰＩＮ−ＦＤ用結晶のｐ型層がＩｎＰで
はなくＧａＩｎＡｓである点が、第１図の実施例と相違
する。なお、第１図と同一または相当部分には同一の符
号を付してその詳しい説明は省略する。FIG. 2 is a process sectional view showing another embodiment of the present invention. This embodiment differs from the embodiment shown in FIG. 1 in that the p-type layer of the PIN-FD crystal is not InP but GaInAs. Note that the same or corresponding parts as in FIG. 1 are given the same reference numerals, and detailed explanation thereof will be omitted.
ＩｎＰ基板１上にＰ Ｉ Ｎ−ＰＤ用結晶１０５、ＨＥ
ＭＴ用結晶３およびＨＢＴ用結晶７が形成された後（第
２図（Ａ）参照） 、ＨＢＴ用結晶７のエミッタ層１６
上にレジスト膜および窒化シリコン膜などからなるマス
ク１９が形成される。ついで、マスク１９で所定領域が
遮蔽されつつ選択性エツチングが行われ、）ＩＢＴ用結
晶７のベース層１５が露出される（第２図（Ｂ）参照）
。P I N-PD crystal 105 and HE on InP substrate 1
After the MT crystal 3 and the HBT crystal 7 are formed (see FIG. 2(A)), the emitter layer 16 of the HBT crystal 7 is formed.
A mask 19 made of a resist film, a silicon nitride film, etc. is formed thereon. Then, selective etching is performed while a predetermined region is shielded with a mask 19, and the base layer 15 of the IBT crystal 7 is exposed (see FIG. 2(B)).
.
さらに、レジスト膜および窒化シリコン膜からなるマス
ク１８．２０．２１が形成され、これらで所望領域が遮
蔽されつつ選択性エツチングが行われ、ＰＩＮ−ＰＤ用
結晶１０５のｉ型層１１、ＨＢＴのベース層１５、コレ
クタ層１４および不要領域１７のＨＥＭＴ用結晶が同時
にエツチング除去される（第２図（Ｃ）参照）。そして
、必要な電極２２〜２９が形成され（第２図（Ｄ’）参
照）、最後に配線が施されて所望の集積回路が完成する
。Furthermore, masks 18, 20, and 21 made of a resist film and a silicon nitride film are formed, and selective etching is performed while shielding desired regions with these. The layer 15, the collector layer 14, and the HEMT crystal in the unnecessary region 17 are etched away at the same time (see FIG. 2(C)). Then, the necessary electrodes 22 to 29 are formed (see FIG. 2(D')), and finally wiring is applied to complete the desired integrated circuit.
以上説明したように、本発明の集積回路の製造方法によ
れば、ＰＩＮ−ＰＤ用結晶のｉ型層（ｐ型層がＧａＩｎ
Ａｓのときはｐ型層およびｉ型層） 、ＨＢＴ用結晶の
ベース層およびコレクタ層、ならびに不要領域のＨＥＭ
Ｔ用結晶を同時に、しかも、エツチング時間を厳密に制
御することなくエツチングできる。したがって、ＰＩＮ
−ＰＤ。As explained above, according to the integrated circuit manufacturing method of the present invention, the i-type layer (the p-type layer is GaIn) of the PIN-PD crystal.
p-type layer and i-type layer in the case of As), the base layer and collector layer of the HBT crystal, and the HEM in unnecessary regions.
The T crystal can be etched simultaneously without strictly controlling the etching time. Therefore, the PIN
-PD.
ＨＥＭＴおよびＨＢＴを含む集積回路を短時間で得るこ
とができる。Integrated circuits containing HEMTs and HBTs can be obtained in a short time.
第１図は本発明の一実施例である集積回路の製造方法を
示す工程断面図、第２図は本発明の他の実施例を示す工
程断面図である。
１・・・ｌｎＰ基板、３・・・ＨＥＭＴ用結晶、５．１
０５・・・ＰＩＮ−ＰＤ用結晶、７・・・ＨＢＴ用結晶
、８・・・能動層、９・・・電子供給層、１０・・・ｎ
型層、１１・・・ｉ型層、１２，１１２・・・ｐ型層、
１３・・・サブコレクタ層、１４・・・コレクタ層、１
５・・・ベース層、１６・・・エミッタ層、１８〜２１
・・・マスク。FIG. 1 is a process sectional view showing a method of manufacturing an integrated circuit according to an embodiment of the present invention, and FIG. 2 is a process sectional view showing another embodiment of the invention. 1... lnP substrate, 3... crystal for HEMT, 5.1
05... Crystal for PIN-PD, 7... Crystal for HBT, 8... Active layer, 9... Electron supply layer, 10... n
type layer, 11...i type layer, 12,112...p type layer,
13... Sub-collector layer, 14... Collector layer, 1
5... Base layer, 16... Emitter layer, 18-21
···mask.
Claims (1)
ａＩｎＡｓ、ｐ型層がＩｎＰであるｐｉｎホトダイオー
ド用エピタキシャル結晶と、電子供給層がＡｌＩｎＡｓ
、能動層がＧａＩｎＡｓである高電子移動度トランジス
タ用エピタキシャル結晶と、サブコレクタ層がＩｎＰ、
コレクタ層がＧａＩｎＡｓ、ベース層がＧａＩｎＡｓ、
エミッタ層がＩｎＰであるヘテロ接合バイポーラトラン
ジスタ用エピタキシャル結晶とを形成する工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびヘテロ接合バイポーラトランジスタ用エピタキシャ
ル結晶のエミッタ層をそれぞれ部分的に同時にエッチン
グ除去してｉ型層およびベース層の一部を露出する工程
と、 ｐｉｎホトダイオード用エピタキシャル結晶のｉ型層と
ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のベース層およびコレクタ層と高電子移動度トランジ
スタ用エピタキシャル結晶の電子供給層および能動層を
それぞれ部分的に同時にエッチング除去してｎ型層およ
びサブコレクタ層の一部を露出すると共に高電子移動度
トランジスタ用エピタキシャル結晶の必要領域のみを残
す工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｎ型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。 ２、ＩｎＰ半導体基板上に、ｎ型層がＩｎＰ、ｉ型層が
ＧａＩｎＡｓ、ｐ型層がＧａＩｎＡｓであるｐｉｎホト
ダイオード用エピタキシャル結晶と、電子供給層がＡｌ
ＩｎＡｓ、能動層がＧａＩｎＡｓである高電子移動度ト
ランジスタ用エピタキシャル結晶と、サブコレクタ層が
ＩｎＰ、コレクタ層がＧａＩｎＡｓ、ベース層がＧａＩ
ｎＡｓ、エミッタ層がＩｎＰであるヘテロ接合バイポー
ラトランジスタ用エピタキシャル結晶とを形成する工程
と、 ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のエミッタ層を部分的にエッチング除去してベース層
の一部を露出する工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｉ型層とヘテロ接合バイポーラトランジスタ用エピ
タキシャル結晶のベース層およびコレクタ層と高電子移
動度トランジスタ用エピタキシャル結晶の電子供給層お
よび能動層をそれぞれ部分的に同時にエッチング除去し
てｎ型層およびサブコレクタ層の一部を露出すると共に
高電子移動度トランジスタ用エピタキシャル結晶の必要
領域のみを残す工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｎ型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。[Claims] 1. On an InP semiconductor substrate, an n-type layer and an InPi-type layer are
aInAs, an epitaxial crystal for a pin photodiode in which the p-type layer is InP, and the electron supply layer is AlInAs
, an epitaxial crystal for a high electron mobility transistor whose active layer is GaInAs, and whose subcollector layer is InP,
The collector layer is GaInAs, the base layer is GaInAs,
A process of forming an epitaxial crystal for a heterojunction bipolar transistor whose emitter layer is InP, and partially etching and removing the p-type layer of the epitaxial crystal for a PIN photodiode and the emitter layer of the epitaxial crystal for a heterojunction bipolar transistor, respectively. A step of exposing a part of the i-type layer and base layer, and supplying electrons to the i-type layer of the epitaxial crystal for a pin photodiode, the base layer and collector layer of the epitaxial crystal for a heterojunction bipolar transistor, and the epitaxial crystal for a high electron mobility transistor. a step of partially and simultaneously etching away the layer and the active layer respectively to expose a part of the n-type layer and the sub-collector layer and leaving only a necessary region of an epitaxial crystal for a high electron mobility transistor, and an epitaxial crystal for a pin photodiode. Necessary electrodes are formed on the p-type layer and n-type layer of the , on the emitter layer, base layer, and subcollector layer of the epitaxial crystal for a heterojunction bipolar transistor, and on the electron supply layer of the epitaxial crystal for a high electron mobility transistor. A method for manufacturing an integrated circuit, comprising the steps of: 2. On an InP semiconductor substrate, an epitaxial crystal for a pin photodiode in which the n-type layer is InP, the i-type layer is GaInAs, and the p-type layer is GaInAs, and the electron supply layer is Al
Epitaxial crystal for high electron mobility transistors whose active layer is InAs and GaInAs, whose sub-collector layer is InP, whose collector layer is GaInAs, and whose base layer is GaI
a step of forming an epitaxial crystal for a heterojunction bipolar transistor whose emitter layer is InP; and a step of partially etching away the emitter layer of the epitaxial crystal for a heterojunction bipolar transistor to expose a part of the base layer. , the p-type layer and i-type layer of the epitaxial crystal for a pin photodiode, the base layer and collector layer of the epitaxial crystal for a heterojunction bipolar transistor, and the electron supply layer and active layer of the epitaxial crystal for a high electron mobility transistor are partially simultaneously formed. a step of etching away to expose a part of the n-type layer and the sub-collector layer and leaving only the necessary region of the epitaxial crystal for a high electron mobility transistor; on the p-type layer and the n-type layer of the epitaxial crystal for a pin photodiode; manufacturing an integrated circuit comprising forming necessary electrodes on the emitter layer, base layer and subcollector layer of an epitaxial crystal for a heterojunction bipolar transistor, and on the electron supply layer of an epitaxial crystal for a high electron mobility transistor. Method.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104992A JPH06105780B2 (en) | 1989-04-25 | 1989-04-25 | Method of manufacturing integrated circuit |
| EP90106894A EP0392480B1 (en) | 1989-04-12 | 1990-04-10 | Method of manufacturing a semiconductor integrated circuit device |
| DE69030129T DE69030129T2 (en) | 1989-04-12 | 1990-04-10 | Manufacturing process of a semiconductor integrated circuit |
| US07/507,530 US5051372A (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor optoelectric integrated circuit device, having a pin, hemt, and hbt, by selective regrowth |
| CA002014399A CA2014399C (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor integrated circuit device |
| KR1019900005076A KR930009595B1 (en) | 1989-04-12 | 1990-04-12 | Method for manufacturing a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104992A JPH06105780B2 (en) | 1989-04-25 | 1989-04-25 | Method of manufacturing integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283066A true JPH02283066A (en) | 1990-11-20 |
| JPH06105780B2 JPH06105780B2 (en) | 1994-12-21 |
Family
ID=14395593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104992A Expired - Lifetime JPH06105780B2 (en) | 1989-04-12 | 1989-04-25 | Method of manufacturing integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105780B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314813A (en) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | P-i-n photosensitive element, its manufacture and photoelectronic integrated circuit |
| JPH09213988A (en) * | 1995-02-02 | 1997-08-15 | Sumitomo Electric Ind Ltd | Pin type light receiving element, photoelectric conversion circuit and photoelectric conversion module |
| JPH11354762A (en) * | 1998-06-03 | 1999-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Image sensor |
| JP2017126738A (en) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | Light receiving element, method for manufacturing light receiving element, imaging element, and electronic device |
Citations (3)
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| JPS61206263A (en) * | 1985-03-09 | 1986-09-12 | Fujitsu Ltd | Hetero-bipolar type semiconductor device |
| JPS6461944A (en) * | 1987-09-02 | 1989-03-08 | Nec Corp | Manufacture of optoelectronic integrated circuit |
| JPH02271568A (en) * | 1989-04-12 | 1990-11-06 | Sumitomo Electric Ind Ltd | Manufacture of integrated circuit |
-
1989
- 1989-04-25 JP JP1104992A patent/JPH06105780B2/en not_active Expired - Lifetime
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| JP2017126738A (en) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | Light receiving element, method for manufacturing light receiving element, imaging element, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105780B2 (en) | 1994-12-21 |
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