JPH02283066A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH02283066A JPH02283066A JP1104992A JP10499289A JPH02283066A JP H02283066 A JPH02283066 A JP H02283066A JP 1104992 A JP1104992 A JP 1104992A JP 10499289 A JP10499289 A JP 10499289A JP H02283066 A JPH02283066 A JP H02283066A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光素子と電子素子が集積され、光フアイバ通
信等に用いられる光電子集積回路の製造方法に関するも
のである。
信等に用いられる光電子集積回路の製造方法に関するも
のである。
光フアイバ通信用の受信フロントエンドとして、受光素
子であるｐｉｎホトダイオード（ＰＩＮ−ＰＤ）と電子
素子である電界効果トランジスタ（ＦＥＴ）やバイポー
ラトランジスタとをハイブリッド基板に集積した構造の
ものが知られている。
子であるｐｉｎホトダイオード（ＰＩＮ−ＰＤ）と電子
素子である電界効果トランジスタ（ＦＥＴ）やバイポー
ラトランジスタとをハイブリッド基板に集積した構造の
ものが知られている。
また、ＰＩＮ−ＰＤとＦＥＴとがＩｎＰ基板上にモノリ
シックに集積された構造のものも既に作製されている。
シックに集積された構造のものも既に作製されている。
ハイブリッド基板上に受光素子および電子素子を集積し
たものは、半田付けにより各素子が実装されているので
、モノリシックのものに比べて信頼性が低く、また、大
量生産に不向きである。
たものは、半田付けにより各素子が実装されているので
、モノリシックのものに比べて信頼性が低く、また、大
量生産に不向きである。
一方、上述した従来のモノリシックのものは、バイポー
ラトランジスタを備えていない。光フアイバ通信の受信
フロントエンドは、その初段においては入力インピーダ
ンスが高くショットノイズの小さいＦＥＴが望ましく、
次段以降は相互コンダクタンスの大きいバイポーラトラ
ンジスタが望ましい。したがって、ＰＩＮ−ＰＤとＦＥ
Ｔとバイポーラトランジスタの３種類の素子が全て同一
半導体基板上にモノリシックに集積化されたものが求め
られているが、未だそのような集積回路は開発されてい
ない。
ラトランジスタを備えていない。光フアイバ通信の受信
フロントエンドは、その初段においては入力インピーダ
ンスが高くショットノイズの小さいＦＥＴが望ましく、
次段以降は相互コンダクタンスの大きいバイポーラトラ
ンジスタが望ましい。したがって、ＰＩＮ−ＰＤとＦＥ
Ｔとバイポーラトランジスタの３種類の素子が全て同一
半導体基板上にモノリシックに集積化されたものが求め
られているが、未だそのような集積回路は開発されてい
ない。
特に、ＩｎＰ半導体基板上にＰＩＮ−ＰＤとＦＥＴの一
種である高電子移動度トランジスタ（ＨＥＭＴ）とヘテ
ロ接合バイポーラトランジスタ（ＨＢ Ｔ）とを集積す
る際には、これらがすべて異なるエピタキシャル層構造
を持つため、各素子を形成するための従来技術を単に寄
せ集めて集積回路を作製しようとすると、その工程が非
常に複雑になることが予想される。
種である高電子移動度トランジスタ（ＨＥＭＴ）とヘテ
ロ接合バイポーラトランジスタ（ＨＢ Ｔ）とを集積す
る際には、これらがすべて異なるエピタキシャル層構造
を持つため、各素子を形成するための従来技術を単に寄
せ集めて集積回路を作製しようとすると、その工程が非
常に複雑になることが予想される。
上記課題を解決するために、本発明の集積回路の製造方
法は、ＩｎＰ半導体基板上に、ＰＩＮ−ＰＤ用としてｎ
型層がＩｎＰ、ｉ型層がＧａＩｎＡｓＳｐ型層がＩｎＰ
またはＧａＩｎＡｓであるエピタキシャル結晶と、ＨＥ
ＭＴ用として電子供給層がＡ１１１ｎＡｓ、能動層がＧ
ａＩｎＡｓであるエピタキシャル結晶と、ＨＢＴ用とし
てサブコレクタ層がＩｎＰ、コレクタ層がＧａＩｎＡｓ
。
法は、ＩｎＰ半導体基板上に、ＰＩＮ−ＰＤ用としてｎ
型層がＩｎＰ、ｉ型層がＧａＩｎＡｓＳｐ型層がＩｎＰ
またはＧａＩｎＡｓであるエピタキシャル結晶と、ＨＥ
ＭＴ用として電子供給層がＡ１１１ｎＡｓ、能動層がＧ
ａＩｎＡｓであるエピタキシャル結晶と、ＨＢＴ用とし
てサブコレクタ層がＩｎＰ、コレクタ層がＧａＩｎＡｓ
。
ベース層がＧａＩｎＡｓ、エミッタ層がＩｎＰであるエ
ピタキシャル結晶とが形成され、その後のエツチング工
程の中で、ＰＩＮ−ＰＤ用結晶のｎ型層の一部露出、Ｈ
ＢＴ用結晶のサブコレクタ層の一部露出およびＨＥＭＴ
用結晶の不要領域の除去が同時に行われることを特徴と
するものである。
ピタキシャル結晶とが形成され、その後のエツチング工
程の中で、ＰＩＮ−ＰＤ用結晶のｎ型層の一部露出、Ｈ
ＢＴ用結晶のサブコレクタ層の一部露出およびＨＥＭＴ
用結晶の不要領域の除去が同時に行われることを特徴と
するものである。
Ｇａ Ｉ ｎＡｓおよびＡ（ｌＩｎＡｓはＩｎＰに対し
て選択的エツチングが可能であるため、ＰＩＮ−ＰＤ用
結晶のｉ型層（ｐ型層がＧａ ＩｎＡｓのときはｐ型層
およびｉ型層） 、ＨＢＴ用結晶のベース層およびコレ
クタ層、ならびに不要領域のＨＥＭＴ用結晶を同時にエ
ツチングした際に、ＰＩＮ−ＰＤ用結晶ではｎ型層が露
出したときにエツチングが自動的に停止し、ＨＢＴ用結
晶ではサブコレクタ層が露出したときにエツチングが自
動的に停止し、不要領域のＨＥＭＴ用結晶では基板が露
出したときにエツチングが自動的に停止する。
て選択的エツチングが可能であるため、ＰＩＮ−ＰＤ用
結晶のｉ型層（ｐ型層がＧａ ＩｎＡｓのときはｐ型層
およびｉ型層） 、ＨＢＴ用結晶のベース層およびコレ
クタ層、ならびに不要領域のＨＥＭＴ用結晶を同時にエ
ツチングした際に、ＰＩＮ−ＰＤ用結晶ではｎ型層が露
出したときにエツチングが自動的に停止し、ＨＢＴ用結
晶ではサブコレクタ層が露出したときにエツチングが自
動的に停止し、不要領域のＨＥＭＴ用結晶では基板が露
出したときにエツチングが自動的に停止する。
第１図は、本発明の一実施例を示す工程断面図である。
用意されたインジウム・リン（ＩｎＰ）半導体基板１上
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
ＨＥＭＴ領域２にＨＥＭＴ用のエピタキシャル結晶３が
、ＰＩＮ−ＰＤ 領域４にＰ Ｉ Ｎ−ＰＤ用のエピタ
キシャル結晶５が、また、ＨＢＴ領域６にＨＢＴ用のエ
ピタキシャル結晶７がそれぞれ形成される（第１図（Ａ
）参照）。
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
ＨＥＭＴ領域２にＨＥＭＴ用のエピタキシャル結晶３が
、ＰＩＮ−ＰＤ 領域４にＰ Ｉ Ｎ−ＰＤ用のエピタ
キシャル結晶５が、また、ＨＢＴ領域６にＨＢＴ用のエ
ピタキシャル結晶７がそれぞれ形成される（第１図（Ａ
）参照）。
ＨＥＭＴ用結晶３は、能動層となるＧａＩｎＡｓ層８お
よび電子供給層となるｎ型ＡｊｌｌｎＡｓ層９で構成さ
れている。Ｐ Ｉ Ｎ−ＰＤ用結晶５は、ｎ型層となる
ｎ型ＩｎＰ層１０、ｉ型層となるｉ型ＧａＩｎＡｓ層１
１およびｐ型層となるｐ ’ＪＩ Ｉ ｎ Ｐ層１２で
構成されている。ＨＢＴ用結晶７は、サブコレクタ層と
なるｎ型ＩｎＰ層１３、コレクタ層となるｎ型Ｇａ Ｉ
ｎＡｓ層１４、ベース層となるｐ型Ｇａ［ｎＡｓ層１
５およびエミッタ層となるｎ型１ｎＰ層１６で構成され
ている。
よび電子供給層となるｎ型ＡｊｌｌｎＡｓ層９で構成さ
れている。Ｐ Ｉ Ｎ−ＰＤ用結晶５は、ｎ型層となる
ｎ型ＩｎＰ層１０、ｉ型層となるｉ型ＧａＩｎＡｓ層１
１およびｐ型層となるｐ ’ＪＩ Ｉ ｎ Ｐ層１２で
構成されている。ＨＢＴ用結晶７は、サブコレクタ層と
なるｎ型ＩｎＰ層１３、コレクタ層となるｎ型Ｇａ Ｉ
ｎＡｓ層１４、ベース層となるｐ型Ｇａ［ｎＡｓ層１
５およびエミッタ層となるｎ型１ｎＰ層１６で構成され
ている。
なお、ＨＥＭＴ用結晶３の形成の際には、ＨＥＭＴ不要
領域１７にもＨＥＭＴ用結晶であるＧａＩｎＡｓ層とｎ
型Ａｊ７ＩｎＡｓ層が形成される。
領域１７にもＨＥＭＴ用結晶であるＧａＩｎＡｓ層とｎ
型Ａｊ７ＩｎＡｓ層が形成される。
本実施例ではエピタキシャル成長方法として、優れた選
択成長性を示す１００ Ｔｏｒｒ以下の減圧での有機金
属気相成長法（ＯＭＶＰＥ）が用いられている。基板温
度は６００℃ないし７００℃程度とし、形成したい半導
体層毎に反応ガスが適宜選択される。ＩｎＰ層のエピタ
キシャル成長には、反応ガスとしてトリメチルインジウ
ム（ＴＭＩ）およびホスフィン（ＰＨ３）が用いられる
。ＧａＩｎＡｓ層のエピタキシャル成長には、反応ガス
としてトリメチルガリウム（ＴＭＧ）、トリメチルイン
ジウム（ＴＭ Ｉ ）およびアルシン（ＡｓＨ３）が用
いられる。ＡｌｌＩｎＡｓ層のエピタキシャル成長には
、反応ガスとしてトリメチルアルミニウム（ＴＭＡ）
、トリメチルインジウム（ＴＭｌ）およびアルシン（Ａ
ｓ Ｈａ ）が用いられる。
択成長性を示す１００ Ｔｏｒｒ以下の減圧での有機金
属気相成長法（ＯＭＶＰＥ）が用いられている。基板温
度は６００℃ないし７００℃程度とし、形成したい半導
体層毎に反応ガスが適宜選択される。ＩｎＰ層のエピタ
キシャル成長には、反応ガスとしてトリメチルインジウ
ム（ＴＭＩ）およびホスフィン（ＰＨ３）が用いられる
。ＧａＩｎＡｓ層のエピタキシャル成長には、反応ガス
としてトリメチルガリウム（ＴＭＧ）、トリメチルイン
ジウム（ＴＭ Ｉ ）およびアルシン（ＡｓＨ３）が用
いられる。ＡｌｌＩｎＡｓ層のエピタキシャル成長には
、反応ガスとしてトリメチルアルミニウム（ＴＭＡ）
、トリメチルインジウム（ＴＭｌ）およびアルシン（Ａ
ｓ Ｈａ ）が用いられる。
また、選択成長マスクとしては、窒化シリコン（ＳｉＮ
）膜、または酸化シリコン（Ｓ １０２ ）膜が用
いられる。
）膜、または酸化シリコン（Ｓ １０２ ）膜が用
いられる。
つぎに、表面全体に窒化シリコン膜を堆積した後レジス
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このバターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエツチング用のマスク１８．１９を形成
する。
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このバターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエツチング用のマスク１８．１９を形成
する。
なお、マスク１８．１９には、窒化シリコン膜に代えて
酸化シリコン膜を用いてもよい。そして、Ｐ ＩＮ−Ｐ
Ｄ用結晶５のｎ型層１２．およびＨＢＴ用結晶７のエミ
ッタ層１６を、マスク１８．１９で一部を遮蔽しながら
エツチングする（第１図（Ｂ）参照）。
酸化シリコン膜を用いてもよい。そして、Ｐ ＩＮ−Ｐ
Ｄ用結晶５のｎ型層１２．およびＨＢＴ用結晶７のエミ
ッタ層１６を、マスク１８．１９で一部を遮蔽しながら
エツチングする（第１図（Ｂ）参照）。
このとき、エッチャントとして、ＧａＩｎＡｓおよびＡ
ｊ７１ｎＡｓをエツチングせず、ＩｎＰをエツチングす
るエッチャント、たとえば、Ｈｃｇ：Ｈ３ＰＯ４が用い
られているので、いわゆる選択性エツチングが行われ、
ｎ型層１２およびエミッタ層１６のエツチングは自動的
に停止する。
ｊ７１ｎＡｓをエツチングせず、ＩｎＰをエツチングす
るエッチャント、たとえば、Ｈｃｇ：Ｈ３ＰＯ４が用い
られているので、いわゆる選択性エツチングが行われ、
ｎ型層１２およびエミッタ層１６のエツチングは自動的
に停止する。
つぎに、ＨＥＭＴ領域２およびＨＢＴ領域６の所定の領
域に、上述した窒化シリコン膜（または酸化シリコン膜
）およびレジスト膜からなるパターン化されたマスク２
０．２１を形成する。そして、マスク１８．２０および
２１で所定領域を遮蔽しながらエツチングを行い、ＰＩ
Ｎ−ＰＤ用結晶５のｉ型層１１、ＨＢＴ用結晶７のベー
ス層１５およびコレクタ層１４、ＨＥＭＴ用結晶３の電
子供給層９および能動層８ （ＨＥＭＴ不要領域を含む
）を除去する（第１図（Ｃ）参照）。
域に、上述した窒化シリコン膜（または酸化シリコン膜
）およびレジスト膜からなるパターン化されたマスク２
０．２１を形成する。そして、マスク１８．２０および
２１で所定領域を遮蔽しながらエツチングを行い、ＰＩ
Ｎ−ＰＤ用結晶５のｉ型層１１、ＨＢＴ用結晶７のベー
ス層１５およびコレクタ層１４、ＨＥＭＴ用結晶３の電
子供給層９および能動層８ （ＨＥＭＴ不要領域を含む
）を除去する（第１図（Ｃ）参照）。
このとき、エッチャントとして、ＩｎＰをエツチングせ
ず、Ｇａ ｌ ｎＡｓおよびＡｐｌｎＡｓをエツチング
するエッチャント、たとえば、Ｈ２ＳＯ４：Ｈ２Ｏ２が
用いられているので、いわゆる選択性エツチングが行わ
れ、ｉ型層１１、ベース層１５、コレクタ層１４、電子
供給層９および能動層８のエツチングは自動的に停止す
る。もし、ＨＢＴ用結晶７のサブコレクタ層１３および
ＰＩＮ−ＰＤ用結晶５のｎ型層１０がＩｎＰでなくＧａ
ＩｎＡｓで構成されていたら、ここでのエツチングは、
層１３または１０のいずれかの層が露出したときに停止
させなければならない。しかし、Ｐ Ｉ Ｎ−ＰＤのｉ
型層の厚さは一般に２μｍ以上、ＨＢＴのベース層とコ
レクタ層を合わせた厚さは一般に１μｍ以下であるため
、ＰＩＮ−ＰＤのｎ型層が露出するまでの時間とＨＢＴ
のサブコレクタ層が露出するまでの時間が異なる。した
がって、ＰＩＮ−ＰＤのｎ型層とＨＢＴのサブコレクタ
層を同時に露出させることはできない。すなわち、本実
施例ては、ＰＩＮ−ＰＤのｎ型層とＨＢＴのサブコレク
タ層がＩｎＰで構成されており、ＨＥＭＴの電子供給層
と能動層がそれぞれｎ型ＡＮＩ ｎＡｓ５Ｇａ ＩｎＡ
ｓで構成されているために、いわゆる選択的エツチング
が可能であり、ＰＩＮ−ＰＤ用結品５のｉ型層１１、Ｈ
ＢＴのベース層１５、コレクタ層１４および不要領域１
７のＨＥＭＴ用結晶を同時にエツチングすることができ
る。
ず、Ｇａ ｌ ｎＡｓおよびＡｐｌｎＡｓをエツチング
するエッチャント、たとえば、Ｈ２ＳＯ４：Ｈ２Ｏ２が
用いられているので、いわゆる選択性エツチングが行わ
れ、ｉ型層１１、ベース層１５、コレクタ層１４、電子
供給層９および能動層８のエツチングは自動的に停止す
る。もし、ＨＢＴ用結晶７のサブコレクタ層１３および
ＰＩＮ−ＰＤ用結晶５のｎ型層１０がＩｎＰでなくＧａ
ＩｎＡｓで構成されていたら、ここでのエツチングは、
層１３または１０のいずれかの層が露出したときに停止
させなければならない。しかし、Ｐ Ｉ Ｎ−ＰＤのｉ
型層の厚さは一般に２μｍ以上、ＨＢＴのベース層とコ
レクタ層を合わせた厚さは一般に１μｍ以下であるため
、ＰＩＮ−ＰＤのｎ型層が露出するまでの時間とＨＢＴ
のサブコレクタ層が露出するまでの時間が異なる。した
がって、ＰＩＮ−ＰＤのｎ型層とＨＢＴのサブコレクタ
層を同時に露出させることはできない。すなわち、本実
施例ては、ＰＩＮ−ＰＤのｎ型層とＨＢＴのサブコレク
タ層がＩｎＰで構成されており、ＨＥＭＴの電子供給層
と能動層がそれぞれｎ型ＡＮＩ ｎＡｓ５Ｇａ ＩｎＡ
ｓで構成されているために、いわゆる選択的エツチング
が可能であり、ＰＩＮ−ＰＤ用結品５のｉ型層１１、Ｈ
ＢＴのベース層１５、コレクタ層１４および不要領域１
７のＨＥＭＴ用結晶を同時にエツチングすることができ
る。
以上のエツチング工程の後は、ＰＩＮ−ＰＤのｐ電極２
２、口電極２３、ＨＥＭＴのソース電極２４、ドレイン
電極２５、ゲート電極２６、ＨＢＴのエミッタ電極２７
、ベース電極２８、コレクタ電極２９が形成され（第１
図（Ｄ）参照）、さらに、必要な配線が施されて所望の
集積回路が完成する。
２、口電極２３、ＨＥＭＴのソース電極２４、ドレイン
電極２５、ゲート電極２６、ＨＢＴのエミッタ電極２７
、ベース電極２８、コレクタ電極２９が形成され（第１
図（Ｄ）参照）、さらに、必要な配線が施されて所望の
集積回路が完成する。
第２図は、本発明の他の実施例を示す工程断面図である
。本実施例は、ＰＩＮ−ＦＤ用結晶のｐ型層がＩｎＰで
はなくＧａＩｎＡｓである点が、第１図の実施例と相違
する。なお、第１図と同一または相当部分には同一の符
号を付してその詳しい説明は省略する。
。本実施例は、ＰＩＮ−ＦＤ用結晶のｐ型層がＩｎＰで
はなくＧａＩｎＡｓである点が、第１図の実施例と相違
する。なお、第１図と同一または相当部分には同一の符
号を付してその詳しい説明は省略する。
ＩｎＰ基板１上にＰ Ｉ Ｎ−ＰＤ用結晶１０５、ＨＥ
ＭＴ用結晶３およびＨＢＴ用結晶７が形成された後（第
２図（Ａ）参照） 、ＨＢＴ用結晶７のエミッタ層１６
上にレジスト膜および窒化シリコン膜などからなるマス
ク１９が形成される。ついで、マスク１９で所定領域が
遮蔽されつつ選択性エツチングが行われ、）ＩＢＴ用結
晶７のベース層１５が露出される（第２図（Ｂ）参照）
。
ＭＴ用結晶３およびＨＢＴ用結晶７が形成された後（第
２図（Ａ）参照） 、ＨＢＴ用結晶７のエミッタ層１６
上にレジスト膜および窒化シリコン膜などからなるマス
ク１９が形成される。ついで、マスク１９で所定領域が
遮蔽されつつ選択性エツチングが行われ、）ＩＢＴ用結
晶７のベース層１５が露出される（第２図（Ｂ）参照）
。
さらに、レジスト膜および窒化シリコン膜からなるマス
ク１８．２０．２１が形成され、これらで所望領域が遮
蔽されつつ選択性エツチングが行われ、ＰＩＮ−ＰＤ用
結晶１０５のｉ型層１１、ＨＢＴのベース層１５、コレ
クタ層１４および不要領域１７のＨＥＭＴ用結晶が同時
にエツチング除去される（第２図（Ｃ）参照）。そして
、必要な電極２２〜２９が形成され（第２図（Ｄ’）参
照）、最後に配線が施されて所望の集積回路が完成する
。
ク１８．２０．２１が形成され、これらで所望領域が遮
蔽されつつ選択性エツチングが行われ、ＰＩＮ−ＰＤ用
結晶１０５のｉ型層１１、ＨＢＴのベース層１５、コレ
クタ層１４および不要領域１７のＨＥＭＴ用結晶が同時
にエツチング除去される（第２図（Ｃ）参照）。そして
、必要な電極２２〜２９が形成され（第２図（Ｄ’）参
照）、最後に配線が施されて所望の集積回路が完成する
。
以上説明したように、本発明の集積回路の製造方法によ
れば、ＰＩＮ−ＰＤ用結晶のｉ型層（ｐ型層がＧａＩｎ
Ａｓのときはｐ型層およびｉ型層） 、ＨＢＴ用結晶の
ベース層およびコレクタ層、ならびに不要領域のＨＥＭ
Ｔ用結晶を同時に、しかも、エツチング時間を厳密に制
御することなくエツチングできる。したがって、ＰＩＮ
−ＰＤ。
れば、ＰＩＮ−ＰＤ用結晶のｉ型層（ｐ型層がＧａＩｎ
Ａｓのときはｐ型層およびｉ型層） 、ＨＢＴ用結晶の
ベース層およびコレクタ層、ならびに不要領域のＨＥＭ
Ｔ用結晶を同時に、しかも、エツチング時間を厳密に制
御することなくエツチングできる。したがって、ＰＩＮ
−ＰＤ。
ＨＥＭＴおよびＨＢＴを含む集積回路を短時間で得るこ
とができる。
とができる。
第１図は本発明の一実施例である集積回路の製造方法を
示す工程断面図、第２図は本発明の他の実施例を示す工
程断面図である。 １・・・ｌｎＰ基板、３・・・ＨＥＭＴ用結晶、５．１
０５・・・ＰＩＮ−ＰＤ用結晶、７・・・ＨＢＴ用結晶
、８・・・能動層、９・・・電子供給層、１０・・・ｎ
型層、１１・・・ｉ型層、１２，１１２・・・ｐ型層、
１３・・・サブコレクタ層、１４・・・コレクタ層、１
５・・・ベース層、１６・・・エミッタ層、１８〜２１
・・・マスク。
示す工程断面図、第２図は本発明の他の実施例を示す工
程断面図である。 １・・・ｌｎＰ基板、３・・・ＨＥＭＴ用結晶、５．１
０５・・・ＰＩＮ−ＰＤ用結晶、７・・・ＨＢＴ用結晶
、８・・・能動層、９・・・電子供給層、１０・・・ｎ
型層、１１・・・ｉ型層、１２，１１２・・・ｐ型層、
１３・・・サブコレクタ層、１４・・・コレクタ層、１
５・・・ベース層、１６・・・エミッタ層、１８〜２１
・・・マスク。
Claims (1)
- 【特許請求の範囲】 １、ＩｎＰ半導体基板上に、ｎ型層がＩｎＰｉ型層がＧ
ａＩｎＡｓ、ｐ型層がＩｎＰであるｐｉｎホトダイオー
ド用エピタキシャル結晶と、電子供給層がＡｌＩｎＡｓ
、能動層がＧａＩｎＡｓである高電子移動度トランジス
タ用エピタキシャル結晶と、サブコレクタ層がＩｎＰ、
コレクタ層がＧａＩｎＡｓ、ベース層がＧａＩｎＡｓ、
エミッタ層がＩｎＰであるヘテロ接合バイポーラトラン
ジスタ用エピタキシャル結晶とを形成する工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびヘテロ接合バイポーラトランジスタ用エピタキシャ
ル結晶のエミッタ層をそれぞれ部分的に同時にエッチン
グ除去してｉ型層およびベース層の一部を露出する工程
と、 ｐｉｎホトダイオード用エピタキシャル結晶のｉ型層と
ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のベース層およびコレクタ層と高電子移動度トランジ
スタ用エピタキシャル結晶の電子供給層および能動層を
それぞれ部分的に同時にエッチング除去してｎ型層およ
びサブコレクタ層の一部を露出すると共に高電子移動度
トランジスタ用エピタキシャル結晶の必要領域のみを残
す工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｎ型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。 ２、ＩｎＰ半導体基板上に、ｎ型層がＩｎＰ、ｉ型層が
ＧａＩｎＡｓ、ｐ型層がＧａＩｎＡｓであるｐｉｎホト
ダイオード用エピタキシャル結晶と、電子供給層がＡｌ
ＩｎＡｓ、能動層がＧａＩｎＡｓである高電子移動度ト
ランジスタ用エピタキシャル結晶と、サブコレクタ層が
ＩｎＰ、コレクタ層がＧａＩｎＡｓ、ベース層がＧａＩ
ｎＡｓ、エミッタ層がＩｎＰであるヘテロ接合バイポー
ラトランジスタ用エピタキシャル結晶とを形成する工程
と、 ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のエミッタ層を部分的にエッチング除去してベース層
の一部を露出する工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｉ型層とヘテロ接合バイポーラトランジスタ用エピ
タキシャル結晶のベース層およびコレクタ層と高電子移
動度トランジスタ用エピタキシャル結晶の電子供給層お
よび能動層をそれぞれ部分的に同時にエッチング除去し
てｎ型層およびサブコレクタ層の一部を露出すると共に
高電子移動度トランジスタ用エピタキシャル結晶の必要
領域のみを残す工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｎ型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104992A JPH06105780B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路の製造方法 |
| EP90106894A EP0392480B1 (en) | 1989-04-12 | 1990-04-10 | Method of manufacturing a semiconductor integrated circuit device |
| DE69030129T DE69030129T2 (de) | 1989-04-12 | 1990-04-10 | Herstellungsverfahren einer integrierten Halbleiterschaltung |
| US07/507,530 US5051372A (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor optoelectric integrated circuit device, having a pin, hemt, and hbt, by selective regrowth |
| CA002014399A CA2014399C (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor integrated circuit device |
| KR1019900005076A KR930009595B1 (ko) | 1989-04-12 | 1990-04-12 | 반도체집적회로장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104992A JPH06105780B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283066A true JPH02283066A (ja) | 1990-11-20 |
| JPH06105780B2 JPH06105780B2 (ja) | 1994-12-21 |
Family
ID=14395593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104992A Expired - Lifetime JPH06105780B2 (ja) | 1989-04-12 | 1989-04-25 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105780B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314813A (ja) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、その製造方法及び光電子集積回路 |
| JPH09213988A (ja) * | 1995-02-02 | 1997-08-15 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、光電変換回路及び光電変換モジュール |
| JPH11354762A (ja) * | 1998-06-03 | 1999-12-24 | Nippon Telegr & Teleph Corp <Ntt> | イメージセンサ |
| JP2017126738A (ja) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | 受光素子、受光素子の製造方法、撮像素子および電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206263A (ja) * | 1985-03-09 | 1986-09-12 | Fujitsu Ltd | ヘテロ・パイポ−ラ型半導体装置 |
| JPS6461944A (en) * | 1987-09-02 | 1989-03-08 | Nec Corp | Manufacture of optoelectronic integrated circuit |
| JPH02271568A (ja) * | 1989-04-12 | 1990-11-06 | Sumitomo Electric Ind Ltd | 集積回路の製造方法 |
-
1989
- 1989-04-25 JP JP1104992A patent/JPH06105780B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206263A (ja) * | 1985-03-09 | 1986-09-12 | Fujitsu Ltd | ヘテロ・パイポ−ラ型半導体装置 |
| JPS6461944A (en) * | 1987-09-02 | 1989-03-08 | Nec Corp | Manufacture of optoelectronic integrated circuit |
| JPH02271568A (ja) * | 1989-04-12 | 1990-11-06 | Sumitomo Electric Ind Ltd | 集積回路の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314813A (ja) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、その製造方法及び光電子集積回路 |
| JPH09213988A (ja) * | 1995-02-02 | 1997-08-15 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、光電変換回路及び光電変換モジュール |
| JPH11354762A (ja) * | 1998-06-03 | 1999-12-24 | Nippon Telegr & Teleph Corp <Ntt> | イメージセンサ |
| JP2017126738A (ja) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | 受光素子、受光素子の製造方法、撮像素子および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105780B2 (ja) | 1994-12-21 |
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